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使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法

更新时间:2024-07-01
使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法 专利申请类型:发明专利;
源自:美国高价值专利检索信息库;

专利名称:使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法

专利类型:发明专利

专利申请号:CN201980079333.9

专利申请(专利权)人:桑迪士克科技有限责任公司
权利人地址:美国德克萨斯州

专利发明(设计)人:A·拉贾谢哈尔,周非,R·沙朗帕尼,R·S·马卡拉

专利摘要:本发明公开了一种三维存储器器件,该三维存储器器件包括:绝缘层和导电层的交替堆叠,该交替堆叠位于单晶半导体层上方;单晶外延源极半导体层,该单晶外延源极半导体层位于该单晶半导体层与该交替堆叠之间并且与该单晶半导体层外延对准;和存储器堆叠结构,该存储器堆叠结构竖直延伸穿过该交替堆叠并且包括存储器膜和外延竖直半导体沟道,该外延竖直半导体沟道包括在界面处与该外延源极半导体层外延对准的单晶半导体材料。

主权利要求:
1.一种三维存储器器件,包括:
绝缘层和导电层的交替堆叠,所述交替堆叠位于单晶半导体层上方;
单晶外延源极半导体层,所述单晶外延源极半导体层位于所述单晶半导体层与所述交替堆叠之间并且与所述单晶半导体层外延对准;和存储器堆叠结构,所述存储器堆叠结构竖直延伸穿过所述交替堆叠并且包括存储器膜和外延竖直半导体沟道,所述外延竖直半导体沟道包括在第一界面处与所述外延源极半导体层外延对准的单晶半导体材料。
2.根据权利要求1所述的三维存储器器件,其中所述存储器膜包括第一层堆叠,所述第一层堆叠包括电荷存储层和接触所述外延竖直半导体沟道的隧穿介电层。
3.根据权利要求2所述的三维存储器器件,还包括介电帽盖结构,所述介电帽盖结构接触所述外延竖直半导体沟道的底表面并且通过所述第一界面与所述存储器膜竖直地间隔开,其中所述介电帽盖结构包括第二层堆叠,所述第二层堆叠包括电荷存储材料层和隧穿介电材料层,所述电荷存储材料层具有与所述电荷存储层相同的组成和相同的厚度,所述隧穿介电材料层具有与所述隧穿介电层相同的组成和相同的厚度。
4.根据权利要求1所述的三维存储器器件,其中:
所述单晶半导体层包括整个单晶硅晶圆或绝缘体上硅(SOI)衬底的整个顶部单晶硅材料层;
所述外延源极半导体层包括单晶硅层;并且
所述外延竖直半导体沟道包括单晶硅沟道。
5.根据权利要求1所述的三维存储器器件,还包括源极层级介电层,所述源极层级介电层与所述外延源极半导体层的顶表面和所述交替堆叠的底表面接触。
6.根据权利要求5所述的三维存储器器件,还包括背侧接触通孔结构,所述背侧接触通孔结构沿第一水平方向横向延伸,并且竖直延伸穿过所述交替堆叠内的每个层。
7.根据权利要求1所述的三维存储器器件,其中所述外延竖直半导体沟道的侧壁接触所述存储器膜的内侧壁。
8.根据权利要求1所述的三维存储器器件,其中所述第一界面包括第一p‑n结。
9.根据权利要求8所述的三维存储器器件,还包括漏极区,所述漏极区接触所述外延竖直半导体沟道的顶表面并且包括与所述外延竖直半导体沟道相同的半导体材料,其中第二p‑n结位于所述外延竖直半导体沟道与所述漏极区之间的第二界面处。
10.根据权利要求1所述的三维存储器器件,其中所述外延源极半导体层与所述外延竖直半导体沟道之间的所述第一界面与所述存储器膜的内圆柱形侧壁竖直重合。
11.根据权利要求1所述的三维存储器器件,其中所述第一界面在所述存储器膜的内圆柱形侧壁的底部周边与所述存储器膜的外圆柱形侧壁之间接触所述存储器膜的环形底表面。
12.根据权利要求1所述的三维存储器器件,其中所述第一界面的底部周边接触所述单晶半导体层的顶表面。
13.根据权利要求1所述的三维存储器器件,其中背侧阻挡介电层位于所述交替堆叠内的每个竖直相邻的一对绝缘层和导电层之间,以及所述交替堆叠的每个导电层与所述存储器膜之间。
14.一种形成三维半导体器件的方法,包括:
在单晶半导体层上方形成源极层级牺牲层;
在所述源极层级牺牲层上方形成绝缘层和牺牲材料层的交替堆叠;
形成穿过所述交替堆叠的存储器开口;
在所述存储器开口中形成过程中存储器开口填充结构,所述过程中存储器开口填充结构包括存储器膜和牺牲填充结构;
通过对于所述过程中存储器开口填充结构中的材料选择性地移除所述源极层级牺牲层来形成源极腔体;
通过使用第一选择性外延工艺使第一外延半导体材料在所述源极腔体中生长来在所述源极腔体中形成外延源极半导体层;
通过对于所述存储器膜和所述外延源极半导体层选择性地移除所述牺牲填充结构来形成存储器腔体;
通过使第二外延半导体材料从所述外延源极半导体层的表面生长穿过所述存储器腔体来在所述存储器腔体中形成外延竖直半导体沟道;以及用导电层替换所述牺牲材料层。
15.根据权利要求14所述的方法,还包括:
形成穿过所述交替堆叠的背侧沟槽,其中所述源极层级牺牲层的表面物理地暴露于所述背侧沟槽;以及对于所述绝缘层和所述牺牲材料层的材料选择性地各向同性地蚀刻所述源极层级牺牲层的材料,其中所述源极腔体包括通过移除所述源极层级牺牲层形成的空隙。
16.根据权利要求15所述的方法,还包括通过将至少一种各向同性蚀刻剂提供到通过移除所述源极层级牺牲层形成的所述空隙的体积中来各向同性地移除所述存储器膜的环形部分,其中:所述过程中存储器开口填充结构内的材料部分被物理地暴露;并且所述源极腔体包括通过移除所述源极层级牺牲层形成的所述空隙以及从其中移除所述存储器膜的所述环形部分的体积。
17.根据权利要求16所述的方法,其中所述过程中存储器开口填充结构包括:接触所述存储器膜的内侧壁的半导体衬垫;
接触所述半导体衬垫的内侧壁的氧化硅衬垫;和
位于所述氧化硅衬垫内的牺牲芯填充部分。
18.根据权利要求17所述的方法,其中所述过程中存储器开口填充结构内的所述材料部分包括所述氧化硅衬垫的外侧壁的圆柱形部分。
19.根据权利要求17所述的方法,其中对于所述存储器膜和所述外延源极半导体层选择性地移除所述牺牲填充结构包括:对于所述氧化硅衬垫选择性地移除所述牺牲芯填充部分;
对于所述半导体衬垫选择性地移除所述氧化硅衬垫;以及对于所述存储器膜选择性地移除所述半导体衬垫。
20.根据权利要求15所述的方法,还包括:
在所述单晶半导体层上方形成源极层级层堆叠,所述源极层级层堆叠包括源极层级牺牲衬垫、所述源极层级牺牲层和源极层级介电层,其中所述交替堆叠形成在所述源极层级层堆叠上方;以及通过在移除所述源极层级牺牲层之后移除所述源极层级牺牲衬垫来使所述单晶半导体层的水平顶表面物理地暴露,其中所述第一外延半导体材料从所述单晶半导体层的所述水平顶表面生长。 说明书 : 使用外延半导体沟道和掩埋源极线的三维存储器器件及其制
造方法[0001] 相关申请[0002] 本申请要求提交于2019年5月9日的美国非临时专利申请序列号16/407,310的优先权权益,该美国非临时专利申请的全部内容以引用的方式并入本文。技术领域[0003] 本公开整体涉及半导体器件领域,并且具体地涉及使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法。背景技术[0004] 包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“NovelUltraHighDensityMemoryWithAStacked‑SurroundingGateTransistor(S‑SGT)StructuredCell(具有堆叠的围绕栅极晶体管(S‑SGT)结构化单元的新型超高密度存储器)”,IEDMProc.(2001)33‑36的文章中公开。发明内容[0005] 根据本公开的实施方案,三维存储器器件包括:绝缘层和导电层的交替堆叠,该交替堆叠位于单晶半导体层上方;单晶外延源极半导体层,该单晶外延源极半导体层位于该单晶半导体层与该交替堆叠之间并且与该单晶半导体层外延对准;和存储器堆叠结构,该存储器堆叠结构竖直延伸穿过该交替堆叠并且包括存储器膜和外延竖直半导体沟道,该外延竖直半导体沟道包括在界面处与该外延源极半导体层外延对准的单晶半导体材料。[0006] 根据本公开的另一个实施方案,提供了一种形成三维半导体器件的方法,该方法包括:在单晶半导体层上方形成源极层级牺牲层;在该源极层级牺牲层上方形成绝缘层和牺牲材料层的交替堆叠;形成穿过所述交替堆叠的存储器开口;在该存储器开口中形成过程中存储器开口填充结构,该过程中存储器开口填充结构包括存储器膜和牺牲填充结构;通过对于该过程中存储器开口填充结构中的材料选择性地移除该源极层级牺牲层来形成源极腔体;通过使用第一选择性外延工艺使第一外延半导体材料在该源极腔体中生长来在该源极腔体中形成外延源极半导体层;通过对于该存储器膜和该外延源极半导体层选择性地移除该牺牲填充结构来形成存储器腔体;通过使第二外延半导体材料从该外延源极材料体层的表面生长穿过该存储器腔体来在该存储器腔体中形成外延竖直半导体沟道;以及用导电层替换所述牺牲材料层。附图说明[0007] 图1是根据本公开的实施方案的在单晶半导体层上方形成过程中源极层级材料层以及第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。[0008] 图2是根据本公开的实施方案的在对第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层进行图案化之后的示例性结构的竖直剖面图。[0009] 图3A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。[0010] 图3B是图3A的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图3A的竖直剖面图的平面。[0011] 图4是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。[0012] 图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。[0013] 图6A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。[0014] 图6B是沿图6A的水平平面B‑B’截取的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图6A的竖直剖面图的平面。[0015] 图7是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。[0016] 图8A至图8C示出了根据本公开的实施方案的在形成牺牲存储器开口填充结构期间的存储器开口的顺序竖直剖面图。[0017] 图9A是根据本公开的实施方案的在形成牺牲存储器开口填充结构和牺牲支撑柱结构之后的示例性结构的竖直剖面图。[0018] 图9B是沿图9A的水平平面B‑B’截取的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图9A的竖直剖面图的平面。[0019] 图10A是根据本公开的实施方案的在形成牺牲覆盖介电层和背侧沟槽之后的示例性结构的竖直剖面图。[0020] 图10B是沿图10A的水平平面B‑B’截取的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图10A的竖直剖面图的平面。[0021] 图11A至图11E示出了根据本公开的实施方案的在用外延源极半导体层替换源极层级牺牲层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。[0022] 图12是根据本公开的实施方案的在形成源极层级材料层之后的示例性结构的竖直剖面图。[0023] 图13是根据本公开的实施方案的在形成牺牲壁结构之后的示例性结构的竖直剖面图。[0024] 图14是根据本公开的实施方案的在移除牺牲覆盖介电层之后的示例性结构的竖直剖面图。[0025] 图15A至图15E示出了根据本公开的实施方案的在替换存储器开口填充结构内的牺牲填充结构和形成接触层级介电层期间存储器开口和背侧沟槽的顺序竖直剖面图。[0026] 图16A和图16B是根据本公开的实施方案的处于第一另选构型的存储器开口填充结构的顺序竖直剖面图。[0027] 图17是根据本公开的实施方案的处于第二另选构型的存储器开口填充结构的竖直剖面图。[0028] 图18是根据本公开的实施方案的处于第三另选构型的存储器开口填充结构的竖直剖面图。[0029] 图19是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。[0030] 图20A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。[0031] 图20B是沿图20A的水平平面B‑B’截取的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图20A的竖直剖面图的平面。[0032] 图21A是根据本公开的第一实施方案的在背侧沟槽中形成背侧接触通孔结构之后的示例性结构的竖直剖面图。[0033] 图21B是沿图21A的水平平面B‑B’截取的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图21A的竖直剖面图的平面。[0034] 图21C是沿图21B的竖直平面C‑C’截取的示例性结构的竖直剖面图。[0035] 图22A是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。[0036] 图22B是沿图22A的竖直平面B–B’的示例性结构的水平剖面图。铰接竖直平面A‑A’对应于图22A的竖直剖面图的平面。[0037] 图23A是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的示例性结构的竖直剖面图。[0038] 图23B是图23A的示例性结构内的存储器开口和背侧沟槽的竖直剖面图。具体实施方式[0039] 随着3DNAND存储器器件中字线层级的数量增加,每个存储器堆叠结构的竖直半导体沟道的长度增加,从而减小包括竖直半导体沟道的竖直场效应晶体管的导通电流。减小竖直场效应晶体管的导通电流对未来几代的3DNAND堆叠存储器器件的缩放提出了重大挑战。如上所述,本公开的实施方案涉及包括替换晶体沟道的三维存储器器件及其制造方法,其各个方面在下文中详细讨论。实施方案提供了一种能够为3DNAND存储器器件的存储器堆叠结构提供更高的导通电流的存储器堆叠结构。[0040] 附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例,除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件,并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明,否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明,否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用,位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用,如果在第一元件的表面和第二元件的表面之间存在物理接触,则第一元件“直接”定位在第二元件上。如本文所用,如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径,则第一元件“电连接到”第二元件。如本文所用,“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。[0041] 如本文所用,“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸,或者可具有小于下层或上覆结构的范围的范围。另外,层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如,层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层,可以在其中包括一个或多个层,或者可以在其上、在其上方和/或在其下方具有一个或多个层。[0042] 如本文所用,如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面,则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的,并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。[0043] 如本文所用,“存储器级”或“存储器阵列级”指的是对应于第一水平面(即平行于衬底顶表面的平面)和第二水平面之间的通用区域的层级,其中该第一水平面包括存储器元件阵列的最顶部表面,该第二水平面包括存储器元件阵列的最底部表面。如本文所用,“直通堆叠”元件是指竖直延伸穿过存储器层级的元件。[0044] 如本文所用,“半导体材料”是指具有在1.0×10‑5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用,“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×‑510 S/m至1.0S/m的范围内的电导率的材料,并且能够在适当掺杂电掺杂剂时产生具有在71.0S/m至1.0×10S/m的范围内的电导率的掺杂材料。如本文所用,“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂,或者将电子添加到能带结构内的导带的n型掺杂5剂。如本文所用,“导电材料”是指具有大于1.0×10S/m的电导率的材料。如本文所用,“绝‑5缘体材料”或“介电材料”是指具有小于1.0×10 S/m的电导率的材料。如本文所用,“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如,从初始非晶态开始)的情况下变成导电材料(即,具有大5于1.0×10 S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料,或‑5 7者可以是包括呈提供在1.0×10 S/cm至1.0×10S/cm的范围内的电导率的浓度的电掺杂剂(即,p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此,半导体材料可以是半导体的或导电的,并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的,这取决于在其中的电掺杂剂的原子浓度。如本文所用,“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。[0045] 单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反,二维阵列可以单独形成,并且然后封装在一起以形成非单体存储器器件。例如,如标题为“三维结构存储器(Three‑dimensionalStructureMemory)”的美国专利5,915,167中所述,通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底,但由于存储器级最初是在单独的衬底上方形成的,所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路,诸如用于存储器器件的驱动器电路。[0046] 本公开的各种三维存储器器件包括单体三维NAND串存储器器件,并且可以使用本文所述的各种实施方案来制造。单体三维NAND串可位于在衬底上方的NAND串的单体三维阵列中。NAND串的三维阵列的第一器件层级中的至少一个存储器单元可位于NAND串的三维阵列的第二器件层级中的另一个存储器单元上方。[0047] 一般来讲,半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”),该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常,具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作,但可能存在一些限制。在管芯是存储器管芯(即,包括存储器元件的管芯)的情况下,可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中,每个平面包含多个存储块(或“块”),这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面,这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。[0048] 参见图1,示出了根据本公开的实施方案的示例性结构,其包括含有单晶半导体层9的衬底8。在一个实施方案中,单晶半导体层9可包括整个半导体晶圆或绝缘体上半导体(SOI)晶圆的整个顶部半导体材料层。例如,单晶半导体层9可包括具有米勒指数(100)、(110)或(111)表面取向的单晶硅层。在一个实施方案中,衬底8可以是可商购获得的半导体(例如,单晶硅)晶圆。[0049] 过程中源极层级材料层10’(例如,层103、104和116)可以形成在单晶半导体层9的顶表面上。过程中源极层级材料层10’可包含源极层级层堆叠,该源极层级层堆叠从下到上包括源极层级牺牲衬垫103、源极层级牺牲层104和源极层级介电层116。[0050] 源极层级牺牲衬垫103可包括可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如,源极层级牺牲衬垫103可包括氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中,源极层级牺牲衬垫103可包括厚度在2nm至20nm的范围内的氮化硅层,但是也可以使用更小和更大的厚度。[0051] 源极层级牺牲层104可包括可对于源极层级牺牲衬垫103和源极层级介电层116选择性地移除的牺牲材料。在一个实施方案中,源极层级牺牲层104可包括半导体材料,诸如未掺杂非晶硅或锗的原子浓度大于20%的硅锗合金。在另一个实施方案中,源极层级牺牲层104可包括可对于源极层级牺牲衬垫103和源极层级介电层116的材料选择性地移除的金属材料。例如,源极层级牺牲层104可包括氮化钛、氮化钽或氮化钨。在又一个实施方案中,源极层级牺牲层104可包括介电材料,诸如多孔或无孔有机硅酸盐玻璃或硼硅酸盐玻璃。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内,但是也可以使用更小和更大的厚度。[0052] 源极层级介电层116可包括可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如,源极层级介电层116可包括氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中,源极层级介电层116可包括厚度在20nm至600nm的范围内的氮化硅层,但是也可以使用更小和更大的厚度。[0053] 随后可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料,并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的实施方案中,交替堆叠在本文被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级,并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。[0054] 第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中,第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中,第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开,但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。[0055] 在一个实施方案中,第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中,每个第一绝缘层132可包括第一绝缘材料,并且每个第一牺牲材料层142可包括第一牺牲材料。可在过程中源极层级材料层10’上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用,“牺牲材料”是指在后续处理步骤期间被移除的材料。[0056] 如本文所用,第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例,并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度,或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度,或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始,并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中,第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。[0057] 第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132,以及由第二材料构成的第一牺牲材料层142,第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如,氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中,第一绝缘层132的第一材料可以是氧化硅。[0058] 第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用,如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料,则第一材料的移除“对于”第二材料是“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。[0059] 第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料,导电电极可以用作例如竖直NAND器件的控制栅极电极。在一个实施方案中,第一牺牲材料层142可以是包括氮化硅的材料层。[0060] 在一个实施方案中,第一绝缘层132可包括氧化硅,并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如,如果将氧化硅用于第一绝缘层132,则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料,例如,通过CVD或原子层沉积(ALD)形成。[0061] 第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内,但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内,并且典型地在8至256的范围内,但是也可以使用更多的重复次数。在一个实施方案中,第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。[0062] 第一绝缘帽盖层170随后可形成在第一交替堆叠(132,142)上方。第一绝缘帽盖层170可包括介电材料,该介电材料可以是可用于第一绝缘层132的任何介电材料。在一个实施方案中,第一绝缘帽盖层170可包括与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内,但是也可以使用更小和更大的厚度。[0063] 参见图2,可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在邻近外围器件区400的楼梯区200中形成第一阶梯式表面。楼梯区200可包括相应的第一阶梯式区域和第二阶梯式区域,在第一阶梯式区域中,可形成第一阶梯式表面,在第二阶梯式区域中,可随后在第二层结构(其随后将形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域,并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直凹陷,形成第一阶梯式表面。在一个实施方案中,第一牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。[0064] 可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用,“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构,该第一层结构是随后被修改的过程中结构。[0065] 层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180可包括介电材料,诸如氧化硅。在一个实施方案中,层间介电层180可包括掺杂硅酸盐玻璃,该掺杂硅酸盐玻璃具有比第一绝缘层132(其可包括未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如,层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内,但是也可以使用更小和更大的厚度。[0066] 参见图3A和图3B,各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10’和单晶半导体层9的顶表面。可在层间介电层180上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10’,以同时(即,在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。[0067] 第一层存储器开口149可以是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口,并且随后可用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。[0068] 第一层支撑开口129可以是形成在楼梯区200中的开口,并且随后用于形成支撑柱结构。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。[0069] 在一个实施方案中,第一各向异性蚀刻工艺可包括初始步骤,其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻,同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如,CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的,或者可以是锥形的。[0070] 在蚀刻穿过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后,可以选择第一各向异性蚀刻工艺的终端部分的化学性质以蚀刻穿过过程中源极层级材料层10’并进入单晶半导体层9的上部部分中。单晶半导体层9的顶表面可以在第一层存储器开口149和第一层支撑开口129中的每一者的底部处物理地暴露。随后可例如通过灰化移除光致抗蚀剂层。[0071] 可选地,第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下,层间介电层180可包括在稀氢氟酸中具有比第一绝缘层132(其可包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分,以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。[0072] 参见图4,可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如,可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括可随后对于第一绝缘层132和第一牺牲材料层142的材料选择性地移除的材料。[0073] 在一个实施方案中,牺牲第一层填充材料可包括半导体材料,诸如硅(例如,a‑Si或多晶硅)、硅锗合金、锗、III‑V族化合物半导体材料或它们的组合。可选地,可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。[0074] 在另一个实施方案中,牺牲第一层填充材料可包括氧化硅材料,该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如,牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃,其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即,通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下,可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm的范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。[0075] 在又一个实施方案中,牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳),或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。[0076] 可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如,牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。[0077] 牺牲第一层填充材料的剩余部分可包括牺牲第一层开口填充部分(148,128)。具体地,第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)可同时形成,即在包括沉积工艺和平面化工艺的同一组工艺期间形成,该沉积工艺沉积牺牲第一层填充材料,该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。[0078] 参见图5,可以在第一层结构(132,142,170,148,128)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠,这些间隔物材料层可以是牺牲材料层。例如,随后可以在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料,并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中,第三材料可以与第一绝缘层132的第一材料相同,并且第四材料可以与第一牺牲材料层142的第二材料相同。[0079] 在一个实施方案中,第三材料层可以是第二绝缘层232,并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中,第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可对于第二绝缘层232的第三材料选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料,这些导电电极可以用作例如竖直NAND器件的控制栅极电极。[0080] 在一个实施方案中,每个第二绝缘层232可包括第二绝缘材料,并且每个第二牺牲材料层242可包括第二牺牲材料。在这种情况下,第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料,例如,通过CVD或原子层沉积(ALD)形成。[0081] 第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料可以是对于第二绝缘层232的第三材料选择性地移除的牺牲材料。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中,第二绝缘材料可以与第一绝缘材料相同,并且第二牺牲材料可以与第一牺牲材料相同。[0082] 第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内,但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内,并且典型地在8至256的范围内,但是也可以使用更多的重复次数。在一个实施方案中,第二交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度,该均匀厚度在每个相应第二牺牲材料层242内基本上不变。[0083] 第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成,其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。[0084] 随后可以在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中,第二绝缘帽盖层270可包括氧化硅。在一个实施方案中,第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。[0085] 一般来讲,可以在过程中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠,并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。[0086] 可选地,可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料,诸如氧化硅。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸,并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和可选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。[0087] 参见图6A和图6B,可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同,该图案与牺牲第一层开口填充部分(148,128)相同。因此,可以使用用于对第一层开口(149,129)进行图案化的光刻掩模来对光致抗蚀剂层进行图案化。[0088] 可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270,72),以同时(即,在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。[0089] 第二层存储器开口249可以直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229可以直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外,每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面,这些第二阶梯式表面包括第二交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。[0090] 第二各向异性蚀刻工艺可包括蚀刻步骤,其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料被同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻,同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如,CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的,或者可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移,和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。[0091] 参见图7,可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料,该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从其中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。可在第二层支撑开口229和从其中移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也被称为层间支撑开口19)。[0092] 图8A至图8C提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。[0093] 参见图8A,示出了图7的第一示例性器件结构中的存储器开口49。存储器开口49可延伸穿过第一层结构和第二层结构。[0094] 参见图8B,包括连续存储器膜50L和牺牲填充材料层160L的层堆叠可以沉积在存储器开口49中的每个存储器开口中和支撑开口19中的每个支撑开口中。连续存储器膜层50L可包括连续阻挡介电层52L、连续电荷存储层54L和连续隧穿介电层56L。连续阻挡介电层52L可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中,阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用,介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成,或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中,连续阻挡介电层52L可包括具有大于7.9的介电常数(即,具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内,但是也可以使用更小和更大的厚度。随后,介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中,连续阻挡介电层52L包括氧化铝。另选地或除此之外,连续阻挡介电层52L可包括介电半导体化合物,诸如氧化硅、氮氧化硅、氮化硅或它们的组合。[0095] 随后,可形成连续电荷存储层54L。在一个实施方案中,连续电荷存储层54L可以是包括介电电荷捕获材料(例如,其可为氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地,连续电荷存储层54L可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分,该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如,浮栅)。在一个实施方案中,连续电荷存储层54L包括氮化硅层。在一个实施方案中,牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁,并且连续电荷存储层54L可以形成为单个连续层。另选地,牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向凹陷,并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成连续电荷存储层54L作为竖直地间隔开的多个存储器材料部分。连续电荷存储层54L的厚度可以在2nm至20nm的范围内,但是也可以使用更小和更大的厚度。[0096] 连续隧穿介电层56L可包括介电材料,可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒‑诺德海姆隧穿感应电荷转移来执行电荷隧穿,这取决于待形成的单体三维NAND串存储器器件的操作模式。连续隧穿介电层56L可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中,连续隧穿介电层56L可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠,该堆叠通常被称为ONO堆叠。在一个实施方案中,连续隧穿介电层56L可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。连续隧穿介电层56L的厚度可以在2nm至20nm的范围内,但是也可以使用更小和更大的厚度。连续阻挡介电层52L、连续电荷存储层54L和连续隧穿介电层56L的堆叠构成存储存储位的存储器膜50。[0097] 牺牲填充材料层160L可包括例如半导体衬垫层161L、氧化硅衬垫层163L和牺牲芯填充材料层167L。半导体衬垫层161L可包括半导体材料诸如非晶硅或多晶硅,并且可具有在3nm至30nm的范围内的厚度,但也可使用更小和更大的厚度。氧化硅衬垫层163L可包括氧化硅,并且可具有在3nm至30nm的范围内的厚度,但是也可以使用更小和更大的厚度。牺牲芯填充材料层167L可包括牺牲材料,该牺牲材料可对于氧化硅衬垫层163L被选择性地移除。例如,牺牲芯填充材料层167L可包括半导体材料诸如非晶硅、多晶硅或硅锗合金、碳基材料诸如非晶碳或类金刚石碳、多孔或无孔有机硅酸盐玻璃或聚合物材料。牺牲芯填充材料层167L的厚度可填充存储器开口49内和支撑开口19内的剩余空隙。[0098] 参见图8C,连续存储器膜50L和牺牲填充材料层160L的覆盖在第二绝缘帽盖层270的顶表面上面的部分可通过平面化工艺移除。平面化工艺可使用至少一个凹陷蚀刻工艺和/或化学机械平面化工艺。每个存储器开口49可填充有过程中存储器开口填充结构158,并且每个支撑开口19可填充有过程中支撑柱结构。每个过程中存储器开口填充结构158可包括存储器膜50和牺牲填充结构160。每个存储器膜50可包括阻挡介电层52、电荷存储层54和隧穿介电层56。每个阻挡介电层52是连续阻挡介电层52L的图案化剩余部分。每个电荷存储层54是连续电荷存储层54L的图案化剩余部分。每个隧穿介电层56是连续隧穿介电层56L的图案化剩余部分。每个牺牲填充结构160可包括接触存储器膜50的内侧壁的半导体衬垫161、接触半导体衬垫161的内侧壁的氧化硅衬垫163;和位于氧化硅衬垫163内的牺牲芯填充部分167。每个半导体衬垫161包括半导体衬垫层161L的图案化剩余部分。每个氧化硅衬垫163包括氧化硅衬垫层163L的图案化剩余部分。每个牺牲芯填充部分167包括牺牲芯填充材料层167L的图案化剩余部分。[0099] 参见图9A和图9B,示出了在图8C的处理步骤之后的示例性结构。示例性结构可包括过程中存储器开口填充结构158和过程中支撑柱结构120。每个过程中支撑柱结构120可以具有与过程中存储器开口填充结构158相同的一组结构部件。[0100] 参见图10A、图10B和图11A,可以在第二层结构(232,242,270,265,72)上方形成牺牲覆盖介电层271。牺牲覆盖介电层271包括可随后对于第二绝缘帽盖层270的材料选择性地移除的材料。例如,牺牲覆盖介电层271可包括硼硅酸盐玻璃或有机硅酸盐玻璃。牺牲覆盖介电层271可通过保形或非保形沉积工艺形成。例如,牺牲覆盖介电层271可包括未掺杂硅酸盐玻璃,并且可以具有在100nm至600nm的范围内的厚度,但是也可以使用更小和更大的厚度。[0101] 可以在牺牲覆盖介电层271上方施加光致抗蚀剂层,并且可以对其进行光刻图案化以形成伸长开口,这些伸长开口沿第一水平方向hd1在过程中存储器开口填充结构158的集群之间延伸。可以通过转移光致抗蚀剂层(未示出)中的图案使其穿过牺牲覆盖介电层271、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10’中来形成背侧沟槽79。可以移除牺牲覆盖介电层271、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和过程中源极层级材料层(104,116)的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中,可以在过程中存储器开口填充结构158的集群之间形成背侧沟槽79。过程中存储器开口填充结构158的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。源极层级牺牲层104的表面(诸如侧壁)可以物理地暴露于每个背侧沟槽79。[0102] 参见图11B,可以在各向同性蚀刻工艺中,将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、牺牲覆盖介电层271、源极层级牺牲衬垫103和源极层级介电层116的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽79中。例如,如果源极层级牺牲层104包括未掺杂的非晶硅或未掺杂的非晶硅锗合金,则可将使用热三甲基‑2‑羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺用于对于第一交替堆叠(132,142)、第二交替堆叠(232,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、牺牲覆盖介电层271、源极层级牺牲衬垫103和源极层级介电层116选择性地移除源极层级牺牲层104。如果源极层级牺牲层104包括金属氮化物材料诸如TiN、TaN或WN,则可将对于介电材料选择性地蚀刻金属氮化物材料的湿法蚀刻工艺用于各向同性蚀刻工艺。在从其中移除源极层级牺牲层104的体积中形成源极腔体109。一般来讲,可通过对于过程中存储器开口填充结构158中的材料选择性地移除源极层级牺牲层104来形成源极腔体109。[0103] 参见图11C,可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露部分,以从外部到内部顺序地蚀刻存储器膜50的各种部件层,并且使每个过程中存储器开口填充结构158内的材料部分的圆柱形表面物理地暴露。可选地,在各向同性蚀刻工艺的序列期间,可围绕源极腔体109移除每个半导体衬垫161的圆柱形部分。在这种情况下,每个过程中存储器开口填充结构158内物理地暴露于源极腔体109的材料部分可包括过程中存储器开口填充结构158内的每个氧化硅衬垫163的外侧壁的圆柱形部分。[0104] 源极层级牺牲衬垫103和源极层级介电层116的表面部分可在移除存储器膜50的位于源极腔体109的层级处的部分期间被并行蚀刻。可通过将至少一种各向同性蚀刻剂提供到通过移除源极层级牺牲层104形成的空隙(即,如在图11B的处理步骤处形成的源极腔体109)的体积中来各向同性地蚀刻每个存储器膜50的环形部分。可通过移除存储器膜50的在源极腔体109的层级处、源极层级牺牲衬垫103处和源极层级介电层116的表面部分处的部分来在体积上扩大源极腔体109。源极腔体109包括通过移除源极层级牺牲层104形成的空隙以及从其中移除存储器膜50的环形部分的体积。可通过在移除源极层级牺牲层104之后移除源极层级牺牲衬垫103来使单晶半导体层9的水平顶表面物理地暴露于源极腔体109。[0105] 介电帽盖结构150可设置在每个过程中存储器开口填充结构158的底部处。每个介电帽盖结构150可以是在移除存储器膜50的在源极腔体109的层级处的环形部分之后的相应存储器膜50的剩余部分。每个介电帽盖结构150可包含层堆叠,该层堆叠包括阻挡介电材料层152、电荷存储材料层154和隧穿介电材料层156,该阻挡介电材料层具有与存储器膜50内的阻挡介电层52相同的组成和相同的厚度,该电荷存储材料层具有与存储器膜50内的电荷存储层54相同的组成和相同的厚度,该隧穿介电材料层具有与存储器膜50内的隧穿介电层56相同的组成和相同的厚度。[0106] 参见图11D,可执行第一选择性外延工艺,以使第一外延半导体材料在单晶半导体层9的水平顶表面上生长。选择性外延工艺是以与下面的单晶材料部分的单晶晶格结构外延对准的方式沉积单晶材料的沉积工艺。示例性结构可放置在被配置用于半导体材料的选择性外延的装置的真空密封处理室中。可使至少一种半导体前体气体和蚀刻剂气体同时或交替地流入处理腔室中以实现第一选择性外延工艺。该至少一种半导体前体气体可包括例如硅烷、二硅烷、二氯硅烷、三氯硅烷、四氯化硅、锗烷、二锗烷或其他已知的半导体前体气体。该蚀刻剂气体可包括例如气相氯化氢。掺杂剂气体可与该至少一种半导体前体气体(和/或蚀刻剂气体)的流动同时或在蚀刻剂气体的流动的每次循环之后原位流动。[0107] 与单晶半导体层9的单晶半导体材料外延对准的第一外延半导体材料可以从单晶半导体层9的顶表面向上生长,以形成填充源极腔体109的外延源极半导体层114。外延源极半导体层114中的电掺杂剂的原子浓度可以在1.0×1020/cm3至2.0×1021/cm3的范围内,诸如在2.0×1020/cm3至8.0×1020/cm3的范围内。外延源极半导体层114可竖直生长,直到外延源极半导体层114接触源极层级介电层116的底表面。源极层级介电层116可接触外延源极半导体层114的顶表面以及绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠的底表面。外延源极半导体层114的最顶部表面可以形成在包括源极层级介电层116的底表面的水平平面与包括第一牺牲材料层142中的最底部第一牺牲材料层的底表面的水平平面之间。外延源极半导体层114和源极层级介电层116的组合构成源极层级材料层10,其也被称为源极层级层堆叠。[0108] 参见图11E,可执行氧化工艺,以将外延源极半导体层114的物理暴露的表面部分转换成介电半导体氧化物部分。例如,外延源极半导体层114的表面部分可被转换成介电半导体氧化物板122。[0109] 图12示出了在图11E的处理步骤之后的示例性结构。为了清楚起见,未示出介电半导体氧化物板122和介电帽盖结构150。[0110] 参见图13,牺牲材料可沉积在背侧沟槽79中。可从包括牺牲覆盖介电层271的顶表面的水平平面上方移除牺牲材料的多余部分。填充背侧沟槽79的牺牲材料的每个剩余部分构成牺牲壁结构272。牺牲壁结构272可包括牺牲填充材料,诸如硼硅酸盐玻璃、非晶硅、多晶硅或硅锗合金。在一个实施方案中,牺牲材料可通过各向异性沉积工艺诸如等离子体增强的化学气相沉积来沉积,并且牺牲壁结构272中的每个牺牲壁结构可包括可选的沟槽腔体(例如,气隙)275,该沟槽腔体沿第一水平方向hd1横向延伸并且竖直延伸穿过交替堆叠{(132,142),(232,242)}内的所有层的主要子集(即,超过50%)。[0111] 参见图14和图15A,可对于第二绝缘帽盖层270的材料选择性地移除牺牲覆盖介电层271。例如,如果牺牲覆盖介电层271包括硼硅酸盐玻璃,则可将使用稀释氢氟酸的湿法蚀刻工艺用于移除牺牲覆盖介电层271,而不会使第二绝缘帽盖层270过度凹陷。在移除牺牲覆盖介电层271之后,牺牲填充结构160的顶表面可被物理地暴露。如果牺牲壁结构272包括与牺牲覆盖介电层271相同的材料,则牺牲壁结构272可被并行凹陷。如果牺牲壁结构272包括半导体材料,则牺牲壁结构272可在第二绝缘帽盖层270的顶表面上方突出。[0112] 参见图15B,可对于存储器膜50和外延源极半导体层114选择性地移除牺牲填充结构160来形成存储器腔体49’。可执行第一各向同性蚀刻工艺,以对于氧化硅衬垫163选择性地移除牺牲芯填充部分167。例如,如果牺牲芯填充部分167包含非晶硅,则可使用利用TMAH或TMY的湿法蚀刻工艺。可执行第二各向同性蚀刻工艺,以对于半导体衬垫161和外延源极半导体层114选择性地移除氧化硅衬垫163。例如,可将使用稀释氢氟酸的湿法蚀刻工艺用于对于半导体衬垫161选择性地移除氧化硅衬垫163。在一个实施方案中,只要介电半导体氧化物板122未被蚀刻穿,牺牲壁结构272就可被部分地或完全地并行蚀刻。可执行第三各向同性蚀刻工艺,以移除半导体衬垫161。可执行湿法蚀刻工艺或各向同性干法蚀刻工艺,以移除半导体衬垫161。在一个实施方案中,可对于存储器膜50选择性地执行半导体衬垫161的移除。外延源极半导体层114的表面部分可在通过移除牺牲填充结构160形成的每个存储器腔体49’的底部处凹陷。可选地,可通过移除过程中支撑柱结构120内的牺牲填充结构160来在每个过程中支撑柱结构120内形成腔体。在牺牲壁结构272包括半导体材料的情况下,图案化蚀刻掩模层(诸如图案化光致抗蚀剂层)可用于在移除牺牲填充结构160期间暂时地保护牺牲壁结构272。[0113] 参见图15C,可以可选地执行预清洁工艺,以从外延源极半导体层114的物理暴露表面移除任何表面氧化物材料。例如,可执行使用稀释氢氟酸或气相氢氟酸蚀刻的湿法蚀刻工艺。可执行第二选择性外延工艺,以使第二外延半导体材料在外延源极半导体层114的在每个存储器腔体49’的底部处的圆柱形表面上生长。第二外延半导体材料从外延源极半导体层114的物理暴露的圆柱形表面向内和向上生长,以在每个存储器腔体49’内形成外延竖直半导体沟道60。每个外延竖直半导体沟道60内的第二外延半导体材料可以与外延源极半导体层114的第一外延半导体材料外延对准。例如,如果外延源极半导体层114包括单晶硅,则外延竖直半导体沟道60也可包括从用作生长模板或晶种的外延源极半导体层114外延生长的单晶硅。[0114] 第二选择性外延工艺可以与第一选择性外延工艺相同的方式执行,其中修改了电掺杂剂的导电类型。具体地,掺入第二外延半导体材料中的电掺杂剂的导电类型可与掺入第一外延半导体材料中的电掺杂剂的导电类型相反。第二选择性外延工艺可使用第一导电类型的掺杂剂,并且第一选择性外延工艺可使用与第一导电类型相反的第二导电类型的掺杂剂。如果第一导电类型是p型,则第二导电类型是n型,反之亦然。外延竖直半导体沟道中的电掺杂剂的原子浓度可以在1.0×1015/cm3至3.0×1018/cm3的范围内,诸如在3.0×1015/cm3至1.0×1018/cm3的范围内。第一p‑n结可形成在外延源极半导体层114与外延竖直半导体沟道60之间的每个圆柱形界面处。如本文所用,圆柱形界面是指具有竖直延伸的表面的区域的界面,该竖直延伸的表面提供不随水平剖面平面的位置而变化的均匀水平剖面形状。[0115] 每个外延竖直半导体沟道60的圆柱形侧壁可接触存储器膜50的内圆柱形侧壁。在一个实施方案中,外延源极半导体层114与外延竖直半导体沟道60之间的圆柱形界面可以与存储器膜50的内柱形侧壁竖直重合。可通过平面化工艺从包括第二绝缘帽盖层270的顶表面的水平平面上方移除第二外延半导体材料的多余部分。平面化工艺可使用凹陷蚀刻工艺和/或化学机械平面化工艺。牺牲壁结构272的顶部部分可在平面化工艺期间被并行凹陷。在通过移除牺牲填充结构160在每个过程中支撑柱结构120内形成腔体的情况下,外延竖直半导体沟道60可形成在每个支撑开口19内。[0116] 参见图15D,可将第二导电类型的掺杂剂注入到外延竖直半导体沟道60的上部部分中。外延竖直半导体沟道60的已注入的上部部分可被转换成具有第二导电类型的净掺杂的单晶半导体区,并且构成漏极区63。漏极区63中的第二导电类型的电掺杂剂的净原子浓度(即,第二导电类型的电掺杂剂的原子浓度减去第一导电类型的电掺杂剂的原子浓度)可在1.0×1020/cm3至2.0×1021/cm3的范围内,诸如在2.0×1020/cm3至8.0×1020/cm3的范围内。每个漏极区63接触相应外延竖直半导体沟道60的顶表面,并且包括与外延竖直半导体沟道60相同的半导体材料。第二p‑n结形成在外延竖直半导体沟道60与漏极区63之间的每个界面处。[0117] 参照图15E,第一接触层级介电层280可以可选地沉积在第二绝缘帽盖层270上方。第一接触层级介电层280包括介电材料,诸如氧化硅。存储器膜50和外延竖直半导体沟道60的每个组合构成存储器堆叠结构55。每个存储器堆叠结构55包括存储器元件的竖直堆叠,该竖直堆叠可包括位于牺牲材料层(142,242)的层级处的电荷存储层54的部分。填充存储器开口49的全部材料的集合构成存储器开口填充结构58。存储器开口填充结构58包括存储器堆叠结构55、漏极区63和介电帽盖结构150。[0118] 参见图16A,示出了示例性结构的第一另选实施方案构型,该第一另选实施方案构型可通过按以下方式处理图15B所示的示例性结构得到:使外延源极半导体层114各向同性地横向凹陷使,得外延源极半导体层114的凹陷圆柱形表面与相应上覆存储器膜50的外侧壁竖直重合。各向同性蚀刻工艺诸如使用TMAH或TMY的湿法蚀刻工艺可用于使外延源极半导体层114的圆柱形侧壁围绕每个存储器腔体49’横向凹陷。[0119] 参见图16B,可执行图15C至图15E的处理步骤,以形成外延竖直半导体沟道60、漏极区63和第一接触层级介电层280。[0120] 参见图17,示例性结构的第二另选实施方案构型可通过按以下方式处理图15B所示的示例性结构得到:通过在使外延源极半导体层114各向同性地横向凹陷,使得外延源极半导体层114的凹陷圆柱形表面位于相应上覆存储器膜50的外侧壁外部。单晶半导体层9的环形顶表面可物理地暴露在每个存储器腔体49’周围。外延竖直半导体沟道60可以从外延源极半导体层114的圆柱形表面和单晶半导体层9的环形顶表面生长。在这种情况下,外延源极半导体层114与外延竖直半导体沟道60之间的圆柱形界面的底部周边接触单晶半导体层9的顶表面。[0121] 参见图18,示例性结构的第三另选实施方案构型可通过按以下方式处理图15B所示的示例性结构得到:使外延源极半导体层114各向同性地横向凹陷,使得外延源极半导体层114的凹陷圆柱形表面位于相应上覆存储器膜50的内侧壁与相应上覆存储器膜50的外侧壁之间。换句话讲,外延源极半导体层114的凹陷圆柱形表面可在上覆存储器膜50的内圆柱形侧壁的底部周边与上覆存储器膜50的外圆柱形侧壁之间具有位于上覆存储器膜50的环形底表面内的上部周边。外延竖直半导体沟道60可从外延源极半导体层114的圆柱形表面生长。[0122] 参见图19,可对于交替堆叠{(132,142)、(232,242)}、第一接触层级介电层280和介电半导体氧化物板122选择性地移除牺牲壁结构272。在牺牲壁结构272包括有机硅酸盐玻璃或硼硅酸盐玻璃的情况下,可使用利用稀释氢氟酸的湿法蚀刻工艺。如果沟槽腔体275存在于牺牲壁结构272内,则可通过使蚀刻剂通过沟槽腔体275触及牺牲壁结构的底部部分而加速移除牺牲壁结构272。如果牺牲壁结构272包括半导体材料,则可将蚀刻半导体材料的湿法蚀刻工艺用于移除牺牲壁结构272。在介电半导体氧化物板122上方在背侧沟槽的体积中形成空隙。[0123] 可对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、牺牲覆盖介电层271、源极接触层114和介电半导体氧化物板122选择性地移除牺牲材料层(142,242)。例如,可例如使用各向同性蚀刻工艺,将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如,牺牲材料层(142,242)可包括氮化硅,绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。[0124] 各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺,或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如,如果牺牲材料层(142,242)包含氮化硅,则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺,该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。[0125] 可在从其中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)可包括形成在从其中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从其中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸的腔体,其具有大于腔体的竖直范围的横向尺寸。换句话讲,背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于单晶半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中,背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。存储器开口填充结构58和支撑柱结构20(其来源于过程中支撑柱结构120并且可具有与存储器开口填充结构58相同的一组部件材料部分)在示例性结构中存在背侧凹陷部(143,243)时提供结构支撑。[0126] 参见图20A和图20B,背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料,诸如介电金属氧化物、氧化硅或它们的组合。例如,背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内,但是也可以使用更小和更大的厚度。[0127] 可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积,该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金,以及它们的组合或堆叠。[0128] 在一个实施方案中,至少一种导电材料可包括至少一种金属材料,即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如,至少一种导电材料可包括导电金属氮化物衬垫,该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合,以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中,用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。[0129] 可以通过沉积至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146,可以在多个第二背侧凹陷部243中形成多个第二导电层246,并且可以在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此,第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地,每个第一牺牲材料层142可以用背侧阻挡介电层的可选部分和第一导电层146替换,并且每个第二牺牲材料层242可以用背侧阻挡介电层的可选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。[0130] 可以从背侧沟槽79内部移除残余的导电材料。具体地,可例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可以物理地暴露于相应的背侧沟槽79。背侧沟槽可具有一对弯曲侧壁,该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。[0131] 每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面,每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面,每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。[0132] 在一些实施方案中,可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146,246)的子集可以用作位于同一层级处的控制栅极和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。[0133] 存储器开口填充结构58中的每个存储器开口填充结构包括位于导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区400中的半导体器件可包括字线开关器件,这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件可定位在单晶半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器开口填充结构58。[0134] 参见图21A至图21C,可以通过保形沉积工艺在背侧沟槽79中并且在第一接触层级介电层280上方形成介电材料。介电材料可包括例如氧化硅。执行各向异性蚀刻以从第一接触层级介电层280上方和每个沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分可构成绝缘间隔物74。外延源极半导体层(例如,掩埋源极线)114的背侧接触通孔结构(即,局部互连件)76可形成在背侧沟槽79的剩余的每个背侧腔体内。可以通过在背侧沟槽79的剩余未填充体积(即,背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如,至少一种导电材料可包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属衬垫,诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或它们的堆叠。导电衬垫的厚度可以在3nm至30nm的范围内,但是也可以使用更小和更大的厚度。导电填充材料部分可包括金属或金属合金。例如,导电填充材料部分可包括W、Cu、Al、Co、Ru、Ni、它们的合金或它们的堆叠。[0135] 可以在第一接触层级介电层280上方形成可选的第二接触层级介电层282。第二接触层级介电层282包括介电材料诸如氧化硅,并且可以具有在100nm至600nm的范围内的厚度,但是也可以使用更小和更大的厚度。[0136] 参见图22A和图22B,可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成各种接触通孔开口。例如,可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口,并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以转移光致抗蚀剂层中的图案使其穿过第二接触层级介电层和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体,并且可以在第一后向阶梯式介电材料部分和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。[0137] 漏极接触通孔结构88可以形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86可以形成在楼梯区接触通孔腔体中以及在导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可包括漏极选择层级接触通孔结构,这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外,楼梯区接触通孔结构86可包括字线接触通孔结构,这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器开口填充结构58的字线。[0138] 参见图23A和图23B,可以在接触层级介电层(280,282)上方形成至少一个附加介电层,并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如,该至少一个附加介电层可包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98,以及接触和/或电连接到楼梯区接触通孔结构86中的至少一个楼梯区接触通孔结构的互连线结构96。背侧阻挡介电层44可以位于交替堆叠{(132,146),(232,246)}内的每个竖直相邻的一对绝缘层(132,232)和导电层(146,246)之间,以及交替堆叠{(132,146),(232,246)}的每个导电层(146,246)与存储器膜50之间。[0139] 参见所有附图并且根据本公开的各种实施方案,提供了一种三维存储器器件,该三维存储器器件包括:绝缘层(132,232)和导电层(146,246)的交替堆叠,该交替堆叠位于单晶半导体层9上方;单晶外延源极半导体层114,该单晶外延源极半导体层位于单晶半导体层9与交替堆叠{(132,146),(232,246)}之间并且与单晶半导体层9外延对准;和存储器堆叠结构55,该存储器堆叠结构竖直延伸穿过交替堆叠{(132,146),(232,246)}并且包括存储器膜50和外延竖直半导体沟道60,该外延竖直半导体沟道包括在第一界面处与外延源极半导体层114外延对准的单晶半导体材料。如果存储器开口49具有圆柱形水平剖面形状,则第一界面可以是圆柱形界面。如果存储器开口49具有多边形水平剖面形状,则第一界面可以是多边形(例如,矩形或正方形)界面。[0140] 在一个实施方案中,存储器膜50包括第一层堆叠,该第一层堆叠从外部到内部包括电荷存储层54和接触外延竖直半导体沟道60的隧穿介电层56。在一个实施方案中,三维存储器器件包括介电帽盖结构150,该介电帽盖结构接触外延竖直半导体沟道60的底表面并且通过第一界面与存储器膜50竖直地间隔开,其中介电帽盖结构150包括第二层堆叠,该第二层堆叠包括电荷存储材料层154和隧穿介电材料层156,该电荷存储材料层具有与电荷存储层54相同的组成和相同的厚度,该隧穿介电材料层具有与隧穿介电层56相同的组成和相同的厚度。[0141] 在一个实施方案中,单晶半导体层9包括整个单晶硅晶圆8或绝缘体上硅(SOI)衬底8的整个顶部单晶硅材料层9,外延源极半导体层114包括单晶硅层,并且外延竖直半导体沟道60包括单晶硅沟道。[0142] 在一个实施方案中,三维存储器器件包括源极层级介电层116,该源极层级介电层与外延源极半导体层114的顶表面和交替堆叠{(132,146),(232,246)}的底表面接触。在一个实施方案中,背侧接触通孔结构76可以沿第一水平方向hd1横向延伸,并且竖直延伸穿过交替堆叠{(132,146),(232,246)}内的每个层。[0143] 在一个实施方案中,外延竖直半导体沟道60的圆柱形侧壁接触存储器膜50的内圆柱形侧壁。在一个实施方案中,第一界面包括第一p‑n结。在一个实施方案中,三维存储器器件包括漏极区63,该漏极区接触外延竖直半导体沟道60的顶表面并且包括与外延竖直半导体沟道60相同的半导体材料,其中第二p‑n结位于外延竖直半导体沟道60与漏极区63之间的界面处。[0144] 在一个实施方案中,外延源极半导体层114与外延竖直半导体沟道60之间的第一界面与存储器膜50的内圆柱形侧壁竖直重合。[0145] 在一个实施方案中,第一界面在存储器膜50的内圆柱形侧壁的底部周边与存储器膜50的外圆柱形侧壁之间接触存储器膜50的环形底表面。[0146] 在一个实施方案中,第一界面的底部周边接触单晶半导体层9的顶表面。[0147] 在一个实施方案中,三维存储器器件包括单体三维NAND存储器器件,导电层(146,246)包括或电连接到单体三维NAND存储器器件的相应字线。单体三维NAND存储器器件在单晶硅衬底上方包括单体三维NAND串阵列,并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。[0148] 与本领域中已知的多晶半导体沟道相比,本公开的外延竖直半导体沟道60提供更高的电荷迁移率。通过提供更高的载流子迁移率,可以增强每个NAND串的通过相应外延竖直半导体沟道60的驱动电流,并且/或者提供更多数量的绝缘层和导电层的竖直堆叠。[0149] 尽管前面提及特定实施方案,但是应该理解本公开不限于此。本领域的普通技术人员将会想到,可对所公开的实施方案进行各种修改,并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明,否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案,应当理解,本公开可以以功能上等同的任何其他兼容结构和/或构型来实践,前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

专利地区:美国

专利申请日期:2019-12-27

专利公开日期:2024-06-18

专利公告号:CN113169179B

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