半导体结构及其形成方法实用新型专利

专利名称：半导体结构及其形成方法

专利类型：实用新型专利

专利申请号：CN202010492479.0

专利申请（专利权）人：中芯国际集成电路制造(上海)有限公司,中芯国际集成电路制造(北京)有限公司
权利人地址：上海市浦东新区张江路18号

专利发明（设计）人：张冬平

专利摘要：本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一掩模层；在所述第一掩膜层上形成分立且具有至少两种宽度的第一牺牲层图案；在所述第一牺牲层图案的侧壁形成第一侧墙，并去除所述第一牺牲层图案，形成分立的且具有至少两种间距的第一侧墙；将所述第一侧墙的图案转移至所述第一掩膜层，形成图案化的第一掩膜层，并去除所述第一侧墙；以所述图案化的第一掩膜层为掩膜，刻蚀部分半导体衬底，形成具有至少两种间距的鳍部。本申请的形成方法可以获得非均匀分布的鳍部。

主权利要求：
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一掩膜层；
在所述第一掩膜层上形成分立且具有至少两种宽度的第一牺牲层图案，包括：在所述第一掩膜层上依次形成第一牺牲层、第二掩膜层、第二牺牲层以及仅覆盖第一区域的保护层；在所述第二牺牲层以及所述保护层上形成图案化的第二光刻胶层，所述第一区域的第二光刻胶层的图案与其他区域的第二光刻胶层的图案不同；转移所述第二光刻胶层的图案至所述第二牺牲层以及第一区域的保护层，形成图案化的第二牺牲层和保护层；在所述图案化的第二牺牲层侧壁形成第二侧墙；去除其他区域的第二牺牲层，在所述第一区域形成由所述第二侧墙、所述第一区域的第二牺牲层及保护层构成的第二牺牲层图案，在其他区域形成由所述第二侧墙构成的第二牺牲层图案；转移所述第二牺牲层图案至所述第二掩膜层和所述第一牺牲层，形成第二掩膜层图案和第一牺牲层图案；去除所述第二牺牲层图案和所述第二掩膜层图案；
在所述第一牺牲层图案的侧壁形成第一侧墙，并去除所述第一牺牲层图案，形成分立的且具有至少两种间距的第一侧墙；
将所述第一侧墙的图案转移至所述第一掩膜层，形成图案化的第一掩膜层，并去除所述第一侧墙；
以所述图案化的第一掩膜层为掩膜，刻蚀部分半导体衬底，形成具有至少两种间距的鳍部。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成仅覆盖第一区域的保护层的工艺包括：在所述第二牺牲层的表面形成保护层材料；
在所述保护层材料上形成图案化的第一光刻胶层，所述第一光刻胶层仅覆盖所述第一区域的保护层材料；
转移所述第一光刻胶层的图案至所述保护层材料，去除所述第一光刻胶层，形成仅覆盖第一区域的保护层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮化硅、多晶硅、无定型硅中的至少一种。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二牺牲层以及所述保护层上形成图案化的第二光刻胶层的工艺包括：在所述第二牺牲层以及所述保护层的表面依次形成光刻辅助层和光刻胶；
所述光刻胶经曝光显影后，形成图案化的第二光刻胶层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，转移所述第二光刻胶层的图案至所述第二牺牲层以及第一区域的保护层，形成图案化的第二牺牲层和保护层的工艺包括：以图案化的第二光刻胶层为掩膜，刻蚀所述光刻辅助层、保护层以及第二牺牲层，将所述第二光刻胶层的图案转移至所述第二牺牲层以及第一区域的保护层；
去除所述第二光刻胶层和光刻辅助层。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述光刻辅助层包括有机介电材料层、抗反射层、深紫外光吸收氧化硅层、无定形碳层、氧化硅层或磷硅玻璃层中的至少一层。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙的厚度为
10nm～25nm。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层包括至少一层绝缘层。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。 说明书 : 半导体结构及其形成方法技术领域[0001] 本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。背景技术[0002] 随着鳍式半导体结构的尺寸缩小至14nm或以下，通过自对准双重图形化(SADP，Self‑AlignedDoublePatterning)工艺或自对准四重图形化(SAQP，Seli‑AlignedQuadruplePattern)工艺来缩短鳍间距(Finpitch)，以提高器件的密度。但是对于一些特殊的设计，如静态随机存取存储器(SRAM，StaticRandom‑AccessMemory)而言，需要引入非均匀的鳍间距来获得工艺窗口。[0003] 目前可以通过侧墙合并的方法来得到非均匀的鳍间距，但是这种方式存在很多工艺问题，例如，所需掩膜层的层数较多，工艺复杂，且容易出现侧墙合并不充分的现象，去除掩膜层时会影响刻线边缘粗糙度(LER，LineEdgeRoughness)，并且很难同时控制线宽和线间距。发明内容[0004] 本申请解决的技术问题是提供一种半导体结构的形成方法，所述半导体结构上形成有非均匀分布的鳍部。[0005] 为解决上述技术问题，本申请提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有第一掩膜层；在所述第一掩膜层上形成分立且具有至少两种宽度的第一牺牲层图案；在所述第一牺牲层图案的侧壁形成第一侧墙，并去除所述第一牺牲层图案，形成分立的且具有至少两种间距的第一侧墙；将所述第一侧墙的图案转移至所述第一掩膜层，形成图案化的第一掩膜层，并去除所述第一侧墙；以所述图案化的第一掩膜层为掩膜，刻蚀部分半导体衬底，形成具有至少两种间距的鳍部。[0006] 在本申请的实施例中，在所述第一掩膜层上形成分立且具有至少两种宽度的第一牺牲层图案的工艺包括：在所述第一掩膜层上依次形成第一牺牲层、第二掩膜层、第二牺牲层以及仅覆盖第一区域的保护层；在所述第二牺牲层以及所述保护层上形成图案化的第二光刻胶层，所述第一区域的第二光刻胶层的图案与其他区域的第二光刻胶层的图案不同；转移所述第二光刻胶层的图案至所述第二牺牲层以及第一区域的保护层，形成图案化的第二牺牲层和保护层；在所述图案化的第二牺牲层侧壁形成第二侧墙；去除其他区域的第二牺牲层，在所述第一区域形成由所述第二侧墙、所述第一区域的第二牺牲层及保护层构成的第二牺牲层图案，在其他区域形成由所述第二侧墙构成的第二牺牲层图案；转移所述第二牺牲层图案至所述第二掩膜层和所述第一牺牲层，形成第二掩膜层图案和第一牺牲层图案；去除所述第二牺牲层图案和所述第二掩膜层图案。[0007] 在本申请的实施例中，形成仅覆盖第一区域的保护层的工艺包括：在所述第二牺牲层的表面形成保护层材料；在所述保护层材料上形成图案化的第一光刻胶层，所述第一光刻胶层仅覆盖所述第一区域的保护层材料；转移所述第一光刻胶层的图案至所述保护层材料，去除所述第一光刻胶层，形成仅覆盖第一区域的保护层。[0008] 在本申请的实施例中，所述保护层的材料包括氧化硅、氮化硅、多晶硅、无定型硅中的至少一种。[0009] 在本申请的实施例中，在所述第二牺牲层以及所述保护层上形成图案化的第二光刻胶层的工艺包括：在所述第二牺牲层以及所述保护层的表面依次形成光刻辅助层和光刻胶；所述光刻胶经曝光显影后，形成图案化的第二光刻胶层。[0010] 在本申请的实施例中，转移所述第二光刻胶层的图案至所述第二牺牲层以及第一区域的保护层，形成图案化的第二牺牲层和保护层的工艺包括：以图案化的第二光刻胶层为掩膜，刻蚀所述光刻辅助层、保护层以及第二牺牲层，将所述第二光刻胶层的图案转移至所述第二牺牲层以及第一区域的保护层；去除所述第二光刻胶层和光刻辅助层。[0011] 在本申请的实施例中，所述光刻辅助层包括有机介电材料层、抗反射层、深紫外光吸收氧化硅层、无定形碳层、氧化硅层或磷硅玻璃层中的至少一层。[0012] 在本申请的实施例中，所述第二侧墙的材料包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。[0013] 在本申请的实施例中，所述第二侧墙的厚度为10nm～25nm。[0014] 在本申请的实施例中，所述第一掩膜层包括至少一层绝缘层。[0015] 在本申请的实施例中，所述绝缘层的材料包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。[0016] 与现有技术相比，本申请技术方案具有如下有益效果：[0017] 以分立且具有至少两种宽度的第一牺牲层图案为掩膜，刻蚀半导体衬底，可以获得具有不同间距的鳍部，即形成非均匀的鳍间距，满足SRAM对工艺窗口的要求。[0018] 进一步地，通过在第一区域的第二牺牲层表面形成保护层，在其他区域的第二牺牲层表面不形成保护层，从而在后续工艺去除第二牺牲层时，仅去掉其他区域的第二牺牲层，而不会影响第一区域的第二牺牲层，使第一区域和其他区域形成的第二牺牲层图案不相同。将不相同的第二牺牲层图案一次转移至第一牺牲层，在第一区域和其他区域形成的第一牺牲层图案也不相同，在所述第一牺牲层图案两层形成的第一侧墙之间的距离也会有所差异，再以第一侧墙为掩膜，刻蚀半导体衬底形成的鳍部之间的距离必然不同，呈非均匀分布。[0019] 本申请的形成方法通过较少的掩膜层即可得到非均匀分布的鳍部，减少了掩膜层的使用层数，显著降低了掩膜层去除工艺对LER的影响，进而提高了半导体工艺的精度，且简化了工艺步骤。同时，避免了现有技术在侧墙合并形成非均匀鳍部时，侧墙合并不充分的问题，提高了产品良率。附图说明[0020] 以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：[0021] 图1为一种半导体结构的结构示意图；[0022] 图2为本申请实施例的半导体结构形成方法的流程示意图；[0023] 图3至图14为本申请实施例半导体结构形成方法各步骤对应的结构示意图。具体实施方式[0024] 以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。[0025] 下面结合实施例和附图对本发明技术方案进行详细说明。[0026] 如图1所示，一些半导体器件需要特殊的设计来满足工艺制作的要求，如SRAM需要引入非均匀的鳍间距，来获得工艺窗口。形成非均匀的鳍通常采用的方法是侧墙合并，但还存在一些问题。在形成的牺牲层图案10表面和侧壁沉积侧墙材料层11，然后去除所述牺牲层图案表面的侧墙材料层，留下所述牺牲层图案两侧的侧墙材料层形成侧墙12，随后以所述侧墙12为掩膜，去除所述牺牲层图案10。在鳍间距较大的地方，相邻的侧墙需要合并，则会出现侧墙合并不充分(图中虚线所示)的问题。同时形成非均匀鳍间距的工艺所需的掩膜层层数较多，在去除多层掩膜层时会影响LER，从而影响半导体工艺的精度。[0027] 基于此，本申请技术方案提供了一种半导体结构的形成方法，通过形成分立且具有至少两种宽度的第一牺牲层图案，然后以所述不同宽度的第一牺牲层图案为掩膜，刻蚀半导体衬底，可以获得不同间距的鳍部，即形成非均匀的鳍间距。[0028] 参照图2，本申请实施例的半导体结构的形成方法包括：[0029] 步骤S1，提供半导体衬底，所述半导体衬底上形成有第一掩膜层；[0030] 步骤S2，在所述第一掩膜层上形成分立且具有至少两种宽度的第一牺牲层图案；[0031] 步骤S3，在所述第一牺牲层图案的侧壁形成第一侧墙，并去除所述第一牺牲层图案，形成分立的且具有至少两种间距的第一侧墙；[0032] 步骤S4，将所述第一侧墙的图案转移至所述第一掩膜层，形成图案化的第一掩膜层，并去除所述第一侧墙；[0033] 步骤S5，以所述图案化的第一掩膜层为掩膜，刻蚀部分半导体衬底，形成具有至少两种间距的鳍部。[0034] 参照图3，提供半导体衬底100，所述半导体衬底100上形成有第一掩膜层110。半导体衬底100可以是以下材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括所述材料层构成的多层结构或者为绝缘体上硅(SOI)，绝缘体上层叠硅(SSOI)等。在本申请实施例中，所述半导体衬底100的构成材料为单晶硅或者绝缘体上硅。[0035] 以SRAM结构为例，所述半导体衬底100可以包括鳍部非均匀分布的SRAM100a、鳍部非均匀分布的SRAM100b及鳍部均匀分布区域100c。以下所称″第一区域″是包括SRAM100a和部分SRAM100b的区域，所称″其他区域″为除所述第一区域之外的区域，包括鳍部均匀分布区域100c和部分SRAM100b的区域。[0036] 所述第一掩膜层110为单层或叠层结构，在一些实施例中，所述第一掩膜层110包括至少一层绝缘层，所述绝缘层的材料可以包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。在本实施例中，所述第一掩膜层110为叠层结构，采用叠层结构能够提高对后续刻蚀工艺的控制能力，有利于提高对后续刻蚀工艺控制的精度，防止出现过刻蚀的现象，从而使后续所形成鳍部的尺寸和形貌满足工艺需求。所述叠层结构包括第一氧化硅层111、氮化硅层112和第二氧化硅层113。其中所述第一氧化硅层的厚度可以为1nm～10nm，所述氮化硅层112的厚度可以为15nm～40nm，所述第二氧化硅层113的厚度可以为20nm～60nm。[0037] 然后，在所述第一掩膜层110上形成分立且具有至少两种宽度的第一牺牲层图案120。所述第一牺牲层图案120的材料与所述第一掩膜层110的材料不同，且所述第一牺牲层图案120的材料与所述半导体衬底100的材料不相同，从而使得在去除所述第一牺牲层图案120时，可以减小对所述第一掩膜层110和半导体衬底100的损耗。本实施例中，所述第一牺牲层图案120的材料为多晶硅。在其他实施例中，所述第一牺牲层图案120还可以是无定形碳或光刻胶。[0038] 参照图4，在所述第一掩膜层110上依次形成第一牺牲层130、第二掩膜层140、第二牺牲层150以及保护层材料160。其中所述第二牺牲层150的厚度可以为60nm～150nm，所述第二掩膜层140的厚度可以为20nm～50nm，所述第一牺牲层130的厚度可以为60nm～150nm。[0039] 在所述保护层材料160上形成图案化的第一光刻胶层170，所述第一光刻胶层170仅覆盖所述第一区域的保护层材料160。所述第一光刻胶层170可以通过曝光显影获得。[0040] 参照图5，以所述第一光刻胶层170为掩膜，刻蚀所述保护层材料160，将所述第一光刻胶层170的图案转移至所述保护层材料160，去除所述第一光刻胶层170，形成仅覆盖第一区域的保护层180，在一些实施例中，所述保护层180的材料可以包括氧化硅、氮化硅、多晶硅、无定型硅中的至少一种，所述保护层180的厚度可以为2nm～10nm，刻蚀所述保护层材料160的工艺可以是干法蚀刻，干法刻蚀的工艺参数可以根据实际工艺情况进行调整。此时，第一区域的第二牺牲层150表面形成有保护层180，其他区域的第二牺牲层150的表面没有形成保护层180，所述保护层180仅覆盖第一区域。[0041] 在第一区域形成保护层180，而在其他区域不形成保护层180，在后续去除第二牺牲层150时，可以只去除其他区域上的第二牺牲层150，而不会影响第一区域的第二牺牲层150，这样可以在第一区域和其他区域形成不同的第二牺牲层图案，将不同的第二牺牲层图案转移至第一牺牲层，形成第一牺牲层图案，再经过一次转移，可将所述第一牺牲层图案转移至半导体衬底100，形成具有不同鳍间距的鳍部。因此，形成仅覆盖第一区域的保护层180为形成不同鳍间距奠定了基础。[0042] 参考图6，在所述第二牺牲层150以及所述保护层180上形成图案化的第二光刻胶层190，所述第一区域的第二光刻胶层190的图案与其他区域的第二光刻胶层190的图案不同，即第一区域的第二光刻胶层190的宽度与其他区域的第二光刻胶层190的宽度不同，且其他区域可以具有一种宽度的第二光刻胶层190，也可以具有至少两种宽度的第二光刻胶层190，根据实际工艺需要进行设计。所述第二光刻胶层190的图案影响后续工艺形成的第二牺牲层图案。[0043] 所述第一区域的第二光刻胶层190的宽度以及其他区域的第二光刻胶层190所包括的两种宽度的大小，均取决于最终形成的鳍间距与实际的设计需求，在此不作特殊限定。[0044] 所述第二光刻胶层190的形成工艺可以是，先在所述第二牺牲层150以及所述保护层180的表面依次形成光刻辅助层200和光刻胶，所述光刻胶经曝光显影后，形成第二光刻胶层190。[0045] 在一些实施例中，所述光刻辅助层200可以包括有机介电材料层、抗反射层、深紫外光吸收氧化硅层、无定形碳层、氧化硅层或磷硅玻璃层中的至少一层。本实施例中，所述光刻辅助层200包括底层抗反射层和氧化硅层。[0046] 参考图6和图7，以图案化的第二光刻胶层190为掩膜，刻蚀所述光刻辅助层200、保护层180以及第二牺牲层150，将所述第二光刻胶层190的图案转移至所述第二牺牲层150以及第一区域的保护层180，然后去除所述第二光刻胶层190和光刻辅助层200，形成图案化的第二牺牲层150和保护层180。其中所述第一区域的第二牺牲层150上有保护层180，其他区域的第二牺牲层150上没有保护层180。[0047] 参考图8，在所述第一牺牲层140和保护层180表面、所述第一区域的图案化的第二牺牲层150侧壁，以及其他区域的图案化的第二牺牲层150的表面和侧壁沉积侧墙材料。然后刻蚀所述侧墙材料，仅留下图案化的第二牺牲层150侧壁的侧墙材料，形成第二侧墙210。在一些实施例中，所述第二侧墙的材料可以包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。所述第二侧墙210的宽度决定了后续工艺形成的其他区域的第一牺牲层图案的宽度，根据实际工艺进行设计。所述第二侧墙210的宽度取决于鳍间距的大小，在一些实施例中，可以为5nm～20nm。[0048] 参考图9，去除其他区域的第二牺牲层150，形成第二牺牲层图案220。例如可以通过干法蚀刻工艺去除其他区域的第二牺牲层150，具体的干法工艺参数根据实际工艺情况进行调整，在此不作限定。由于第一区域的第二牺牲层150上形成有保护层180，因此不会被去除。由此，第一区域的第二牺牲层图案220与其他区域第二牺牲层图案220不同，第一区域的第二牺牲层图案220由所述第二侧墙210、所述第一区域的第二牺牲层150及保护层180构成，其他区域的第二牺牲层图案220仅由所述第二侧墙210构成。不同的第二牺牲层图案220可以在后续工艺中形成不同的第一牺牲层图案。[0049] 参考图9和图10，转移所述第二牺牲层图案220至所述第二掩膜层140和所述第一牺牲层130，形成第二掩膜层图案230和第一牺牲层图案120。即以所述第二牺牲层图案220为掩膜，刻蚀所述第二掩膜层140和第一牺牲层130，具体地，在第一区域，以所述第二侧墙210、所述第一区域的第二牺牲层150及保护层180为掩膜，刻蚀所述第一区域的第二掩膜层140和第一牺牲层130，同时在其他区域，以所述第二侧墙为掩膜，刻蚀其他区域的第二掩膜层140和第一牺牲层130，形成的第一区域的第二掩膜层图案230、第一牺牲层图案120与第一区域的第二牺牲层图案220一样，其他区域的第二掩膜层图案230、第一牺牲层图案120与其他区域的第二牺牲层图案220一样。刻蚀所述第二掩膜层140和第一牺牲层130的工艺方法可以为干法蚀刻工艺，具体的干法刻蚀工艺参数根据实际工艺情况进行调整，在此不作限定。[0050] 参考图11，去除所述第二牺牲层图案220和所述第二掩膜层图案230。由于第一区域的第一牺牲层图案120的宽度和第一区域的第二牺牲层图案220的宽度相等，也即第一区域的第一牺牲层图案120的宽度等于所述第二牺牲层150的宽度与两倍的第二侧墙210的厚度之和。而所述其他区域的第一牺牲层图案120的宽度和其他区域的第二牺牲层图案220的宽度相等，也即其他区域的第一牺牲层图案120的宽度等于第二侧墙210的厚度。因此，所述第一掩膜层110上形成有分立且具有至少两种宽度的第一牺牲层图案120。所述第一牺牲层图案120的宽度代表最终形成的鳍部之间的鳍间距，若所述第一牺牲层图案120的宽度不同，形成的鳍部之间的鳍间距也随之不同，从而形成SRAM所需的非均匀鳍部。[0051] 参考图12，在所述第一牺牲层图案120的表面和侧壁沉积侧墙材料，并刻蚀所述侧墙材料，仅留下所述第一牺牲层图案120侧壁的侧墙材料，形成第一侧墙240，并去除所述第一牺牲层图案120。所述第一侧墙的材料可以包括氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的至少一种。所述第一侧墙240的宽度取决于最终形成的鳍部的宽度，在一些实施例中，所述第一侧墙240的宽度可以为5nm～20nm。由于所述第一牺牲层图案120具有至少两种宽度，因此所述第一侧墙240具有至少两种间距且分立排布。[0052] 参考图12和图13，以所述第一侧墙240为掩膜，刻蚀所述第一掩膜层110，将所述第一侧墙240的图案转移至所述第一掩膜层110，形成图案化的第一掩膜层110，并去除所述第一侧墙240。刻蚀所述第一掩膜层110的工艺可以为干法蚀刻工艺，干法刻蚀工艺的参数根据实际工艺情况进行调整。[0053] 参考图13和图14，以所述图案化的第一掩膜层110为掩膜，刻蚀部分半导体衬底，形成具有至少两种间距的鳍部250，满足了SRAM对鳍部为非均匀分布的要求。[0054] 本申请实施例的半导体结构的形成方法，通过在第一区域的第二牺牲层表面形成保护层，在其他区域的第二牺牲层表面不形成保护层，使得在后续去除第二牺牲层时，仅去掉其他区域的第二牺牲层，而不会影响第一区域的第二牺牲层，从而使第一区域和其他区域形成的第二牺牲层图案不相同，将所述第二牺牲层图案转移至第一牺牲层时，在第一区域形成的第一牺牲层图案和其他其余形成的第一牺牲层图案也是不相同的，由此在第一牺牲层图案两侧形成的侧墙之间的距离也不相同，而第一侧墙之间的距离代表最终形成的鳍部之间的距离，即可获得非均匀分布的鳍部。在本申请的形成工艺中，仅引入了两层掩膜层，大大减少了掩膜层的使用层数，显著降低了掩膜层去除工艺对LER的影响，提高了半导体工艺的精度，且简化了工艺步骤。同时，避免了侧墙合并形成非均匀鳍部时，侧墙合并不充分的问题，提高了产品良率。[0055] 综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。[0056] 应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。[0057] 类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。[0058] 还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。[0059] 此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

专利地区：上海

专利申请日期：2020-06-03

专利公开日期：2024-06-18

专利公告号：CN113764274B