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输入缓冲电路发明专利

更新时间:2024-07-01
输入缓冲电路发明专利 专利申请类型:发明专利;
源自:上海高价值专利检索信息库;

专利名称:输入缓冲电路

专利类型:发明专利

专利申请号:CN202111188708.0

专利申请(专利权)人:上海安路信息科技股份有限公司
权利人地址:上海市虹口区纪念路500号5幢202室

专利发明(设计)人:张浩

专利摘要:本发明提供了一种输入缓冲电路,包括热插拔信号处理单元、电平转换单元、最大值获取单元、接收单元、信号迟滞单元和缓冲单元,热插拔信号处理单元使得输入缓冲电路的输入信号和第一热插拔信号发生关联,最大值获取单元将输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为输入缓冲电路的供电电压,以将输入输出缓冲器电源电压引入到输入缓冲电路中,接收单元用于接收第一控制信号、第二控制信号、第三控制信号、输入缓冲电路的供电电压,使得输入缓冲电路支持热插拔模式,并且能够在正常模式下将输入缓冲电路的供电电压与第二控制信号和第三控制信号发生关联,从而优化了缓冲单元输出的缓冲信号的占空比。

主权利要求:
1.一种输入缓冲电路,其特征在于,包括:
热插拔信号处理单元,用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压,以输出用于指示进入热插拔模式或正常模式的第一控制信号;
电平转换单元,用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压,然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换,以输出第二控制信号,并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号;
最大值获取单元,用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压,然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压;
接收单元,用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压,以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联,以输出下级传输信号;
信号迟滞单元,用于接收所述下级传输信号、第二热插拔信号以及辅助电源电压,然后根据所述第二热插拔信号和所述辅助电源电压去除所述下级传输信号中的噪声,以输出初级缓冲信号;以及缓冲单元,用于接收所述初级缓冲信号,然后将所述初级缓冲信号的电压域转变为内核电压,以输出缓冲信号;
所述热插拔信号处理单元包括并联传输门单元、第一传输门、第一PMOS管、第二PMOS管、第一NMOS管,所述并联传输门单元的输入端用于接收所述第一热插拔信号和所述第一偏置电压,所述并联传输门单元的控制端用于接收所述第一热插拔信号和所述第一热插拔信号的反信号,所述并联传输门单元的输出端与所述第一传输门的第一控制端和所述第一NMOS管的栅极连接,所述第一传输门的第二控制端用于接收所述第一热插拔信号的反信号,所述第一传输门的输入端与所述第二PMOS管的漏极和所述第一PMOS管的漏极连接,所述第一PMOS管的源极和所述第二PMOS管的栅极均用于接收所述第一偏置电压,所述第一PMOS管的栅极和所述第二PMOS管的源极均用于接收所述输入缓冲电路的输入信号,所述第一NMOS管的漏极用于接收所述第一热插拔信号,所述第一NMOS管的源极和所述第一传输门的输出端连接共同输出所述第一控制信号;
所述接收单元包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管,所述第三PMOS管的源极用于接收所述输入缓冲电路的供电电压,所述第三PMOS管的栅极用于接收所述第一控制信号,所述第三PMOS管的漏极与所述第四PMOS管的源极连接,所述第四PMOS管的栅极用于接收所述第一偏置电压,所述第四PMOS管的漏极与所述第五PMOS管源极连接,所述第五PMOS管的栅极用于接收所述第二控制信号,所述第五PMOS管的漏极与所述第四NMOS管的漏极连接,所述第四NMOS管的栅极用于接收所述第二偏置电压,所述第四NMOS管的源极和所述第五NMOS管的漏极连接,用于共同输出所述初级缓冲信号,所述第五NMOS管的栅极用于接收所述第三控制信号,所述第五NMOS管的源极接地。
2.根据权利要求1所述的输入缓冲电路,其特征在于,所述并联传输门单元包括第二传输门和第三传输门,所述第二传输门的第一控制端和所述第三传输门的第二控制端均用于接收所述第一热插拔信号的反信号,所述第二传输门的第二控制端和所述第三传输门的第一控制端均用于接收所述第一热插拔信号,所述第二传输门的输入端用于接收所述第一热插拔信号,所述第三传输门的输入端用于接收所述第一偏置电压,所述第二传输门的输出端和所述第三传输门的输出端均与所述第一传输门的第一控制端连接。
3.根据权利要求1所述的输入缓冲电路,其特征在于,所述电平转换单元包括第二NMOS管、第三NMOS管和第一反相器,所述第二NMOS管的漏极和所述第三NMOS管的栅极均用于接收所述输入缓冲电路的输入信号,所述第二NMOS管的栅极和所述第三NMOS管的漏极均用于接收所述第二偏置电压,所述第二NMOS管的源极与所述第一反相器的输入端连接,所述第一反相器的输出端输出所述第二控制信号,所述第一反相器的第一电压端用于接收所述第一偏置电压,所述第一反相器的第二电压端接地,所述第二NMOS管的源极和所述第三NMOS管的源极连接,用于共同输出所述第三控制信号。
4.根据权利要求1所述的输入缓冲电路,其特征在于,所述第四NMOS管的阈值电压为0。
5.根据权利要求1所述的输入缓冲电路,其特征在于,所述信号迟滞单元包括第六NMOS管、第六PMOS管和第二反相器,所述第六NMOS管的漏极、所述第六PMOS管的漏极和所述第二反相器的输入端用于接收所述初级缓冲信号,所述第六NMOS管的源极接地,所述第六NMOS管的栅极用于接收所述第二热插拔信号,所述第六PMOS管的源极用于接收所述辅助电源电压,所述第六PMOS管的栅极与所述第二反相器的输出端连接,用于共同输出所述初级缓冲信号,所述第二反相器的第一电压端用于接收所述辅助电源电压,所述第二反相器的第二电压端接地。
6.根据权利要求1所述的输入缓冲电路,其特征在于,所述缓冲单元包括第三反相器和第四反相器,所述第三反相器的输入端用于接收所述初级缓冲信号,所述第三反相器的输出端与所述第四反相器的输入端连接,所述第四反相器的输出端用于输出所述缓冲信号,所述第三反相器的第一电压端和所述第四反相器的第一电压端均接内核电压,所述第三反相器的第二电压端和所述第四反相器的第二电压端均接地。
7.根据权利要求6所述的输入缓冲电路,其特征在于,所述第四反相器为薄氧器件。 说明书 : 输入缓冲电路技术领域[0001] 本发明涉及集成电路技术领域,尤其涉及一种输入缓冲电路。背景技术[0002] 随着工艺的进步,金属氧化物半导体场效应晶体管栅氧化层厚度越来越薄,其耐压能力越来越弱,例如,在0.18μm制程下厚氧器件的耐压值为3.3V,而在28nm制程及28nm制程以下厚氧器件的耐压值为1.8V。而考虑到与其他芯片的电平兼容性,在先进制程设计下输入缓冲器时需使用3.3V的电压,因此,厚氧器件需要堆叠使用来满足各自的耐压特性,以满足芯片的寿命需求。[0003] 图1为现有技术输入缓冲器电路的电路示意图。参照图1,当输入信号pad为高电平时,即3.3V,利用MN1先将输入信号pad的电压降低至第二偏置电压ncas,而后在辅助电源电压域vccaux进行电平转换,最后传输至内核电压域vdd送至内核电路。由此可以看出,现有技术中的输入缓冲器电路在电平转换过程中与输入输出缓冲器电源电压无关,而与辅助电源电压vccaux和第二偏置偏压ncas相关。在辅助电源电压较低时,例如1.62V,输入信号pad的电压上升至1.3V左右,即可被判断为高电平,由于迟滞的存在,当输入信号pad的电压降低至0.9V时,即可被判断为低电平。[0004] 图2为图1所示输入缓冲器电路输入信号及缓冲信号关系示意图。参照图2,可以明确看出,采用图1的输入缓冲器电路,由于输入缓冲器电路在电平转换过程中与输入输出缓冲器电源电压无关,当输入信号pad较慢时,造成缓冲信号di的占空比恶化。[0005] 因此,有必要提供一种新型的输入缓冲电路以解决现有技术中存在的上述问题。发明内容[0006] 本发明的目的在于提供一种输入缓冲电路,以优化输出的缓冲信号的占空比。[0007] 为实现上述目的,本发明的所述输入缓冲电路,包括:[0008] 热插拔信号处理单元,用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压,以输出用于指示进入热插拔模式或正常模式的第一控制信号;[0009] 电平转换单元,用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压,然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换,以输出第二控制信号,并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号;[0010] 最大值获取单元,用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压,然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压;[0011] 接收单元,用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压,以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联,以输出下级传输信号;[0012] 信号迟滞单元,用于接收所述下级传输信号、第二热插拔信号以及辅助电源电压,然后根据所述第二热插拔信号和所述辅助电源电压去除所述下级传输信号中的噪声,以输出初级缓冲信号;以及[0013] 缓冲单元,用于接收所述初级缓冲信号,然后将所述初级缓冲信号的电压域转变为内核电压,以输出缓冲信号。[0014] 所述输入缓冲电路的有益效果在于:热插拔信号处理单元用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压,以输出用于指示进入热插拔模式或正常模式的第一控制信号,使得所述输入缓冲电路的输入信号和第一热插拔信号发生关联,电平转换单元用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压,然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换,以输出第二控制信号,并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号,最大值获取单元用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压,然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压,将输入输出缓冲器电源电压引入到所述输入缓冲电路中,而接收单元用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压,以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联,以输出下级传输信号,使得所述输入缓冲电路支持热插拔模式,并且能够在正常模式下将所述输入缓冲电路的供电电压与第二控制信号和第三控制信号发生关联,从而优化了所述缓冲单元输出的缓冲信号的占空比。[0015] 可选地,所述热插拔信号处理单元包括并联传输门单元、第一传输门、第一PMOS管、第二PMOS管、第一NMOS管,所述并联传输门单元的输入端用于接收所述第一热插拔信号和所述第一偏置电压,所述并联传输门单元的控制端用于接收所述第一热插拔信号和所述第一热插拔信号的反信号,所述并联传输门单元的输出端与所述第一传输门的第一控制端和所述第一NMOS管的栅极连接,所述第一传输门的第二控制端用于接收所述第一热插拔信号的反信号,所述第一传输门的输入端与所述第二PMOS管的漏极和所述第一PMOS管的漏极连接,所述第一PMOS管的源极和所述第二PMOS管的栅极均用于接收所述第一偏置电压,所述第一PMOS管的栅极和所述第二PMOS管的源极均用于接收所述输入缓冲电路的输入信号,所述第一NMOS管的漏极用于接收所述第一热插拔信号,所述第一NMOS管的源极和所述第一传输门的输出端连接共同输出所述第一控制信号。其有益效果在于:便于使所述第一热插拔信号和所述输入缓冲电路的输入信号发生关联,以输出用于指示进入热插拔模式或正常模式的第一控制信号。[0016] 可选地,所述并联传输门单元包括第二传输门和第三传输门,所述第二传输门的第一控制端和所述第三传输门的第二控制端均用于接收所述第一热插拔信号的反信号,所述第二传输门的第二控制端和所述第三传输门的第一控制端均用于接收所述第一热插拔信号,所述第二传输门的输入端用于接收所述第一热插拔信号,所述第三传输门的输入端用于接收所述第一偏置电压,所述第二传输门的输出端和所述第三传输门的输出端均与所述第一传输门的第一控制端连接。其有益效果在于:便于根据所述第一热插拔信号和所述第一偏置电压向所述第一传输门的第一控制端发送信号,以对所述第一传输门起到控制作用。[0017] 可选地,所述电平转换单元包括第二NMOS管1021、第三NMOS管和第一反相器,所述第二NMOS管1021的漏极和所述第三NMOS管的栅极均用于接收所述输入缓冲电路的输入信号,所述第二NMOS管1021的栅极和所述第三NMOS管的漏极均用于接收所述第二偏置电压,所述第二NMOS管1021的源极与所述第一反相器的输入端连接,所述第一反相器的输出端输出所述第二控制信号,所述第一反相器的第一电压端用于接收所述第一偏置电压,所述第一反相器的第二电压端接地,所述第二NMOS管1021的源极和所述第三NMOS管的源极连接,用于共同输出所述第三控制信号。其有益效果在于:便于实现所述输入缓冲电路的输入信号的电平转换,以输出第二控制信号,并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号。[0018] 可选地,所述接收单元包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管,所述第三PMOS管的源极用于接收所述输入缓冲电路的供电电压,所述第三PMOS管的栅极用于接收所述第一控制信号,所述第三PMOS管的漏极与所述第四PMOS管的源极连接,所述第四PMOS管的栅极用于接收所述第一偏置电压,所述第四PMOS管的漏极与所述第五PMOS管源极连接,所述第五PMOS管的栅极用于接收所述第二控制信号,所述第五PMOS管的漏极与所述第四NMOS管的漏极连接,所述第四NMOS管的栅极用于接收所述第二偏置电压,所述第四NMOS管的源极和所述第五NMOS管的漏极连接,用于共同输出所述初级缓冲信号,所述第五NMOS管的栅极用于接收所述第三控制信号,所述第五NMOS管的源极接地。其有益效果在于:便于将所述第一控制信号、所述第二控制信号、所述第三控制信号和所述输入缓冲电路的供电电压发生关联,以输出初级缓冲信号。[0019] 可选地,所述第四NMOS管的阈值电压为0。[0020] 可选地,所述信号迟滞单元包括第六NMOS管、第六PMOS管和第二反相器,所述第六NMOS管的漏极、所述第六PMOS管的漏极和所述第二反相器的输入端用于接收所述初级缓冲信号,所述第六NMOS管的源极接地,所述第六NMOS管的栅极用于接收所述第二热插拔信号,所述第六PMOS管的源极用于接收所述辅助电源电压,所述第六PMOS管的栅极与所述第二反相器的输出端连接,用于共同输出所述初级缓冲信号,所述第二反相器的第一电压端用于接收所述辅助电源电压,所述第二反相器的第二电压端接地。其有益效果在于:便于去除噪声。[0021] 可选地,所述缓冲单元包括第三反相器和第四反相器,所述第三反相器的输入端用于接收所述初级缓冲信号,所述第三反相器的输出端与所述第四反相器的输入端连接,所述第四反相器的输出端用于输出所述缓冲信号,所述第三反相器的第一电压端和所述第四反相器的第一电压端均接内核电压,所述第三反相器的第二电压端和所述第四反相器的第二电压端均接地。其有益效果在于:便于输出电压域转为内核电压的缓冲信号。[0022] 可选地,所述第四反相器为薄氧器件。附图说明[0023] 图1为现有技术输入缓冲器电路的电路示意图;[0024] 图2为图1所示输入缓冲器电路输入信号及缓冲信号关系示意图;[0025] 图3为本发明输入缓冲电路的电路示意图;[0026] 图4为本发明输入信号及缓冲信号关系示意图。具体实施方式[0027] 为使本发明的目的、技术方案和优点更加清楚,下面将结合本发明的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。除非另外定义,此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。[0028] 针对现有技术存在的问题,本发明的实施例提供了一种输入缓冲电路。参照图3,所述输入缓冲电路包括热插拔信号处理单元101、电平转换单元102、最大值获取单元103、接收单元104、信号迟滞单元105和缓冲单元106。[0029] 一些实施例中,所述热插拔信号处理单元用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压,以输出用于指示进入热插拔模式或正常模式的第一控制信号;所述电平转换单元用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压,然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换,以输出第二控制信号,并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号;所述最大值获取单元用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压,然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压;所述接收单元用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压,以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联,以输出下级传输信号;所述信号迟滞单元用于接收所述下级传输信号、第二热插拔信号以及辅助电源电压,然后根据所述第二热插拔信号和所述辅助电源电压去除所述下级传输信号中的噪声,以输出初级缓冲信号;所述缓冲单元用于接收所述初级缓冲信号,然后将所述初级缓冲信号的电压域转变为内核电压,以输出缓冲信号。[0030] 参照图3,所述热插拔信号处理单元101包括并联传输门单元1011、第一传输门1012、第一PMOS管1013、第二PMOS管1014、第一NMOS管1015,所述并联传输门单元1011的输入端用于接收所述第一热插拔信号hs_io和所述第一偏置电压pcas,所述并联传输门单元1011的控制端用于接收所述第一热插拔信号hs_io和所述第一热插拔信号的反信号hs_io_n,所述并联传输门单元1011的输出端与所述第一传输门1012的第一控制端和所述第一NMOS管1015的栅极连接,所述第一传输门1012的第二控制端用于接收所述第一热插拔信号的反信号hs_io_n,所述第一传输门1012的输入端与所述第二PMOS管1014的漏极和所述第一PMOS管1013的漏极连接,所述第一PMOS管1013的源极和所述第二PMOS管1014的栅极均用于接收所述第一偏置电压pcas,所述第一PMOS管1013的栅极和所述第二PMOS管1014的源极均用于接收所述输入缓冲电路的输入信号pad,所述第一NMOS管1015的漏极用于接收所述第一热插拔信号hs_io,所述第一NMOS管1015的源极和所述第一传输门1012的输出端连接共同输出所述第一控制信号。[0031] 一些实施例中,所述第一PMOS管的衬底用于接所述输入缓冲电路的供电电压,所述第二PMOS管的衬底用于接所述输入缓冲电路的供电电压,所述第一NMOS管的衬底用于接地。[0032] 参照图3,所述第一传输门1012包括第七NMOS管10121和第七PMOS管10122,所述第七NMOS管10121的漏极和所述第七PMOS管10122的源极连接,以作为所述第一传输门1012的输入端,所述第七NMOS管10121的源极和所述第七PMOS管10122的漏极连接,以作为所述第一传输门1012的输出端,所述第七NMOS管10121的栅极作为所述第一传输门1012的第二控制端,用于接收所述第一热插拔信号的反信号hs_io_n,所述第七PMOS管10122的栅极作为所述第一传输门1012的第一控制端,用于与所述并联传输门单元1011的输出端连接。[0033] 一些实施例中,所述第七NMOS管的衬底用于接地,所述第七PMOS管的衬底用于接所述输入缓冲电路的供电电压。[0034] 参照图3,所述并联传输门单元1011包括第二传输门10111和第三传输门10112,所述第二传输门10111的第一控制端和所述第三传输门10112的第二控制端均用于接收所述第一热插拔信号的反信号hs_io_n,所述第二传输门10111的第二控制端和所述第三传输门10112的第一控制端均用于接收所述第一热插拔信号hs_io,所述第二传输门10111的输入端用于接收所述第一热插拔信号hs_io,所述第三传输门10112的输入端用于接收所述第一偏置电压pcas,所述第二传输门10111的输出端和所述第三传输门10112的输出端均与所述第一传输门1012的第一控制端连接。[0035] 参照图3,所述第二传输门10111包括第八NMOS管101111和第八PMOS管101112,所述第八NMOS管101111的漏极与所述第八PMOS管101112的源极连接,以作为所述第二传输门10111的输入端,所述第八NMOS管101111源极与所述第八PMOS管101112的漏极连接,以作为所述第二传输门10111的输出端,所述第八NMOS管101111的栅极作为所述第二传输门10111的第二控制端,用于接收所述第一热插拔信号hs_io,所述第八PMOS管101112的栅极作为所述第二传输门10111的第一控制端,用于接收所述第一热插拔信号的反信号hs_io_n。[0036] 一些实施例中,所述第八NMOS管的衬底用于接地,所述第八PMOS管的衬底用于接所述输入缓冲电路的供电电压。[0037] 参照图3,所述第三传输门10112包括第九NMOS管101121和第九PMOS管101122,所述第九NMOS管101121的漏极和所述第九PMOS管101122的源极连接,以作为所述第三传输门10112的输入端,所述第九NMOS管101121的源极和所述第九PMOS管101122的栅极连接,以作为所述第三传输门10112的输出端,所述第九NMOS管101121的栅极作为所述第三传输门10112的第二控制端,用于接收所述第一热插拔信号的反信号hs_io_n,所述第九PMOS管101122的栅极作为所述第三传输门10112的第一控制端,用于接收所述第一热插拔信号hs_io。[0038] 一些实施例中,所述第九NMOS管的衬底用于接地,所述第九PMOS管的衬底用于接所述输入缓冲电路的供电电压。[0039] 参照图3,所述电平转换单元102包括第二NMOS管1021、第三NMOS管1022和第一反相器1023,所述第二NMOS管1021的漏极和所述第三NMOS管1022的栅极均用于接收所述输入缓冲电路的输入信号pad,所述第二NMOS管1021的栅极和所述第三NMOS管1022的漏极均用于接收所述第二偏置电压ncas,所述第二NMOS管1021的源极与所述第一反相器1023的输入端连接,所述第一反相器1023的输出端输出所述第二控制信号,所述第一反相器1023的第一电压端用于接收所述第一偏置电压pcas,所述第一反相器1023的第二电压端接地vss,所述第二NMOS管1021的源极和所述第三NMOS管1022的源极连接,用于共同输出所述第三控制信号。[0040] 一些实施例中,所述第二NMOS管的衬底用于接地,所述第三NMOS管的衬底用于接地。[0041] 参照图3,所述第一反相器1023包括第十NMOS管10231和第十PMOS管10232,所述第十NMOS管10231与所述第十PMOS管10232的栅极连接,以作为所述第一反相器1023的输入端,所述第十NMOS管10231的漏极和所述第十PMOS管10232的漏极连接,以作为所述第一反相器1023的输出端,所述第十PMOS管10232的源极作为所述第一反相器1023的第一电压端,用于接收所述第二偏置电压ncas,所述第十NMOS管10231的源极作为所述第一反相器1023的第二电压端,用于接地vss。[0042] 一些实施例中,所述第十NMOS管的衬底用于接地,所述第十PMOS管用于接所述第一偏置电压。[0043] 参照图3,所述接收单元104包括第三PMOS管1041、第四PMOS管1042、第五PMOS管1043、第四NMOS管1044和第五NMOS管1045,所述第三PMOS管1041的源极用于接收所述输入缓冲电路的供电电压fltnw,所述第三PMOS管1041的栅极用于接收所述第一控制信号,所述第三PMOS管1041的漏极与所述第四PMOS管1042的源极连接,所述第四PMOS管1042的栅极用于接收所述第一偏置电压pcas,所述第四PMOS管1042的漏极与所述第五PMOS管1043源极连接,所述第五PMOS管1043的栅极用于接收所述第二控制信号,所述第五PMOS管1043的漏极与所述第四NMOS管1044的漏极连接,所述第四NMOS管1044的栅极用于接收所述第二偏置电压ncas,所述第四NMOS管1044的源极和所述第五NMOS管1045的漏极连接,用于共同输出所述初级缓冲信号,所述第五NMOS管1045的栅极用于接收所述第三控制信号,所述第五NMOS管1045的源极接地vss。其中,所述第四NMOS管1044的阈值电压为0。[0044] 一些实施例中,所述第三PMOS管的衬底用于接所述输入缓冲电路的供电电压,所述第四PMOS管的衬底用于接所述输入缓冲电路的供电电压,所述第五PMOS管的衬底用于接所述输入缓冲电路的供电电压,所述第四NMOS管的衬底用于接地,所述第五NMOS管的衬底用于接地。[0045] 参照图3,所述信号迟滞单元105包括第六NMOS管1051、第六PMOS管1052和第二反相器1053,所述第六NMOS管1051的漏极、所述第六PMOS管1052的漏极和所述第二反相器1053的输入端用于接收所述初级缓冲信号,所述第六NMOS管1051的源极接地vss,所述第六NMOS管1051的栅极用于接收所述第一热插拔信号hs_nc,所述第六PMOS管1052的源极用于接收所述辅助电源电压vccaux,所述第六PMOS管1052的栅极与所述第二反相器1053的输出端连接,用于共同输出所述初级缓冲信号,所述第二反相器1053的第一电压端用于接收所述辅助电源电压vccaux,所述第二反相器1053的第二电压端接地vss。[0046] 一些实施例中,所述第六NMOS管的衬底用于接地,所述第六PMOS管的衬底用于接所述辅助电源电压。[0047] 参照图3,所述第二反相器1053包括第十一NMOS管10531和第十一PMOS管10532,所述第十一NMOS管10531的栅极和所述第十一PMOS管10532的栅极连接,以作为所述第二反相器1053的输入端,所述第十一NMOS管10531的漏极和所述第十一PMOS管10532的漏极连接,以作为所述第二反相器1053的输出端,所述第十一PMOS管10532的源极作为所述第二反相器1053的第一电压端,用于接所述辅助电源电压vccaux,所述第十一PMOS管10532的源极作为所述第二反相器1053的第二电压端,用于接地vss。[0048] 一些实施例中,所述第十一NMOS管的衬底用于接地,所述第十一PMOS管的衬底用于接所述辅助电源电压。[0049] 参照图3,所述缓冲单元106包括第三反相器1061和第四反相器1062,所述第三反相器1061的输入端用于接收所述初级缓冲信号,所述第三反相器1061的输出端与所述第四反相器1062的输入端连接,所述第四反相器1062的输出端用于输出所述缓冲信号,所述第三反相器1061的第一电压端和所述第四反相器1062的第一电压端均接内核电压vdd,所述第三反相器1061的第二电压端和所述第四反相器1062的第二电压端均接地vss。[0050] 参照图3,所述第三反相器1061包括第十二NMOS管10611和第十二PMOS管10612,所述第十二NMOS管10611的栅极和所述第十二PMOS管10612的栅极连接,以作为所述第三反相器1061的输入端,所述第十二NMOS管10611的漏极和所述第十二PMOS管10612的漏极连接,以作为所述第三反相器1061的输出端,所述第十二PMOS管10612的源极作为所述第三反相器1061的第一电压端,用于接内核电压vdd,所述第十二NMOS管10611的源极作为所述第三反相器1061的第二电压点,用于接地vss。[0051] 一些实施例中,所述第十二NMOS管的衬底用于接地,所述第十二PMOS管的衬底用于接所述辅助电源电压。[0052] 参照图3,所述第四反相器1062包括第十三NMOS管10621和第十三PMOS管10622,所述第十三NMOS管10621的栅极和所述第十三PMOS管10622的栅极连接,以作为所述第四反相器1062的输入端,所述第十三NMOS管10621的漏极和所述第十三PMOS管10622的漏极连接,以作为所述第四反相器1062的输出端,所述第十三PMOS管10622的源极作为所述第四反相器1062的第一电压端,用于接内核电压vdd,所述第十三NMOS管10621的源极作为所述第四反相器1062的第二电压端,用于接地vss。[0053] 一些实施例中,所述第十三NMOS管的衬底用于接地,所述第十三PMOS管的衬底用于接所述内核电压。[0054] 一些实施例中,所述第四反相器为薄氧器件,即所述第十三NMOS管和所述第十三PMOS管均为薄氧器件。[0055] 一些实施例中,构成所述输入缓冲电路的所有NMOS管和PMOS管中,除所述第四NMOS管、所述第十三NMOS管和所述第十三PMOS管外,其他的NMOS管和PMOS管均为厚氧器件。[0056] 图4为本发明输入信号pad及缓冲信号关系示意图。参照图4,可以明确看出,缓冲信号的占空比得到明显改善。[0057] 一些实施例中,所述输入缓冲电路包括热插拔模式和正常模式,所述输入输出缓冲器电源电压为3.3V,所述辅助电源电压为1.8V,所述内核电压为0.9V,所述输入缓冲电路的输入信号为0~3.3V。[0058] 在所述热插拔模式中,所述第一热插拔信号与所述输入缓冲电路的供电电压相同,所述第一热插拔信号的反信号为所述输入缓冲电路的供电电压的二分之一,所述第一热插拔信号为所述输入缓冲电路的供电电压的二分之一,所述第一偏置电压为所述输入缓冲电路的供电电压的二分之一,所述第二偏置电压为所述输入缓冲电路的供电电压的二分之一。[0059] 在所述正常模式中,所述第一热插拔信号与所述辅助电源电压相同,所述第一热插拔信号的反信号与所述输入输出缓冲器电源电压相同,所述第一热插拔信号为0V,所述第一偏置电压与所述辅助电源电压相同,所述第二偏置电压与所述辅助电源电压相同。[0060] 参照图3,在所述热插拔模式中,所述输入缓冲电路的输入信号pad为高电平,例如3.3V,所述输入缓冲电路的供电电压fltnw为3.3V,所述第一热插拔信号hs_io为3.3V,所述第一热插拔信号的反信号hs_io_n为1.65V,所述第一偏置电压pcas为1.65V,所述第二偏置电压ncas为1.65V,则所述第一PMOS管1013漏极电压为3.3V,所述第一NMOS管1015的栅极电压为3.3V,所述第一传输门1012的输出电压为3.3‑VthV,所述第二NMOS管1021源极电压为1.65V,所述第一反相器1023的输出电压为0V,所述第三PMOS管1041的漏极电压为1.65+VthV,所述第四PMOS管1042的漏极电压为0+VthV,所述第五PMOS管1043的漏极电压为0~VthV,所述初级缓冲信号为0V,所述第二反相器1053的输出电压为1.8V,所述第三反相器1061的输出电压为0V,所述第四反相器1062的输出电压为0.9V,即所述缓冲信号为0.9V。[0061] 参照图3,在所述热插拔模式中,所述输入缓冲电路的输入信号pad为低电平,例如0V,所述输入缓冲电路的供电电压fltnw为3.3V,所述第一热插拔信号hs_io为3.3V,所述第一热插拔信号的反信号hs_io_n为1.65V,所述第一偏置电压pcas为1.65V,所述第二偏置电压ncas为1.65V,则所述第一PMOS管1013漏极电压为1.65V,所述第一NMOS管1015的栅极电压为3.3V,所述第一传输门1012的输出电压为3.3‑VthV,所述第二NMOS管1021源极电压为0V,所述第一反相器1023的输出电压为1.65V,所述第三PMOS管1041的漏极电压为1.65+VthV,所述第四PMOS管1042的漏极电压为1.65+VthV,所述第五PMOS管1043的漏极电压为0~(1.65+Vth)V,所述初级缓冲信号为0V,所述第二反相器1053的输出电压为1.8V,所述第三反相器1061的输出电压为0V,所述第四反相器1062的输出电压为0.9V,即所述缓冲信号为0.9V。[0062] 参照图3,在所述正常模式中,所述输入缓冲电路的输入信号pad为高电平,例如3.3V,所述输入缓冲电路的供电电压fltnw为3.3V,所述第一热插拔信号hs_io为1.8V,所述第一热插拔信号的反信号hs_io_n为3.3V,所述第一偏置电压pcas为1.8V,所述第二偏置电压ncas为1.8V,则所述第一PMOS管1013漏极电压为3.3V,所述第一NMOS管1015的栅极电压为1.8V,所述第一传输门1012的输出电压为3.3V,所述第二NMOS管1021源极电压为1.8V,所述第一反相器1023的输出电压为0V,所述第三PMOS管1041的漏极电压为1.8+VthV,所述第四PMOS管1042的漏极电压为0+VthV,所述第五PMOS管1043的漏极电压为0~(0+Vth)V,所述初级缓冲信号为0V,所述第二反相器1053的输出电压为1.8V,所述第三反相器1061的输出电压为0V,所述第四反相器1062的输出电压为0.9V,即所述缓冲信号为0.9V。[0063] 参照图3,在所述正常模式中,所述输入缓冲电路的输入信号pad为低电平,例如0V,所述输入缓冲电路的供电电压fltnw为3.3V,所述第一热插拔信号hs_io为1.8V,所述第一热插拔信号的反信号hs_io_n为3.3V,所述第一偏置电压pcas为1.8V,所述第二偏置电压ncas为1.8V,则所述第一PMOS管1013漏极电压为1.8V,所述第一NMOS管1015的栅极电压为1.8V,所述第一传输门1012的输出电压为1.8V,所述第二NMOS管1021源极电压为0V,所述第一反相器1023的输出电压为1.8V,所述第三PMOS管1041的漏极电压为3.3V,所述第四PMOS管1042的漏极电压为3.3V,所述第五PMOS管1043的漏极电压为3.3V,所述初级缓冲信号为1.8V,所述第二反相器1053的输出电压为0V,所述第三反相器1061的输出电压为1.9V,所述第四反相器1062的输出电压为0V,即所述缓冲信号为0V。其中,Vth为阈值电压。[0064] 虽然在上文中详细说明了本发明的实施方式,但是对于本领域的技术人员来说显而易见的是,能够对这些实施方式进行各种修改和变化。但是,应理解,这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且,在此说明的本发明可有其它的实施方式,并且可通过多种方式实施或实现。

专利地区:上海

专利申请日期:2021-10-12

专利公开日期:2024-06-18

专利公告号:CN113904676B

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