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金属连接线的制作方法及半导体器件发明专利

更新时间:2024-07-01
金属连接线的制作方法及半导体器件发明专利 专利申请类型:发明专利;
地区:湖北-武汉;
源自:武汉高价值专利检索信息库;

专利名称:金属连接线的制作方法及半导体器件

专利类型:发明专利

专利申请号:CN202111032885.X

专利申请(专利权)人:长江存储科技有限责任公司
权利人地址:湖北省武汉市东湖新技术开发区未来三路88号

专利发明(设计)人:胡玉芬,郑阿曼

专利摘要:本发明公开了一种金属连接线的制作方法及半导体器件。所述方法包括:提供表面具有金属线路层的基底;对所述金属线路层进行刻蚀,使刻蚀后的金属线路层形成至少一条金属连接线。本发明能够避免金属连接线的长度缩短,避免金属连接线的连接窗口减小,同时缩短金属连接线之间的间距,缩小半导体器件的体积。

主权利要求:
1.一种金属连接线的制作方法,其特征在于,包括:在基底上形成金属层;
对所述金属层进行刻蚀,以形成闭合连接线;
在所述基底上形成覆盖所述闭合连接线的第一绝缘层;
对所述闭合连接线和所述第一绝缘层进行刻蚀形成开口,以将所述闭合连接线切断为至少一条金属连接线;
在所述第一绝缘层中形成触点结构,使所述金属连接线通过触点结构与其他金属层连接。
2.根据权利要求1所述的金属连接线的制作方法,其特征在于,所述金属连接线的两端部之间的间距小于预设距离,或者所述金属连接线的端部与其相邻的金属连接线的间距小于所述预设距离。
3.根据权利要求1所述的金属连接线的制作方法,其特征在于,所述对所述金属层进行刻蚀,以形成闭合连接线的步骤,包括:在所述金属层上形成第一掩膜层;
采用所述第一掩膜层,对所述金属层进行刻蚀,得到所述闭合连接线;
去除所述第一掩膜层。
4.根据权利要求1所述的金属连接线的制作方法,其特征在于,所述对所述闭合连接线和所述第一绝缘层进行刻蚀形成开口,以将所述闭合连接线切断为至少一条金属连接线的步骤,包括:在所述闭合连接线中形成开口,以将所述闭合连接线刻蚀为第一金属连接线和第二金属连接线,所述第一金属连接线的第一端部与所述第二金属连接线的第一端部相对设置且间距小于预设距离,所述第一金属连接线的第二端部与所述第二金属连接线的第二端部相对设置且间距小于预设距离。
5.根据权利要求1所述的金属连接线的制作方法,其特征在于,所述对所述闭合连接线和所述第一绝缘层进行刻蚀形成开口的步骤,包括:在所述第一绝缘层上形成第二掩膜层;
采用所述第二掩膜层,对所述闭合连接线和所述第一绝缘层进行刻蚀;
去除所述第二掩膜层。
6.根据权利要求1所述的金属连接线的制作方法,其特征在于,所述方法还包括:在刻蚀后的闭合连接线和刻蚀后的第一绝缘层中填充第二绝缘层。
7.根据权利要求1至5任一项所述的金属连接线的制作方法,其特征在于,所述闭合连接线的材料为钨。
8.一种半导体器件,其特征在于,包括:
基底;以及,
位于所述基底上的至少一条金属连接线;所述金属连接线的两端部之间的间距小于预设距离,或者所述金属连接线的端部与其相邻的金属连接线的间距小于所述预设距离;
其中,所述金属连接线由权利要求1所述的金属连接线的制作方法制作而成。
9.根据权利要求8所述的半导体器件,其特征在于,所述至少一条金属连接线包括第一金属连接线和第二金属连接线;
所述第一金属连接线的第一端部与所述第二金属连接线的第一端部相对设置且间距小于预设距离,所述第一金属连接线的第二端部与所述第二金属连接线的第二端部相对设置且间距小于预设距离。
10.根据权利要求8所述的半导体器件,其特征在于,所述半导体器件包括存储阵列结构以及与所述存储阵列结构相键合的外围结构;
所述金属连接线为所述存储阵列结构或所述外围结构中的金属互连线。 说明书 : 金属连接线的制作方法及半导体器件技术领域[0001] 本发明涉及半导体技术领域,尤其涉及一种金属连接线的制作方法及半导体器件。背景技术[0002] 目前,半导体器件中金属连接线的制作流程为先形成氧化层,然后通过光刻胶上的镂空图案在氧化层中形成开口,在开口中填充金属连接线。但是,在氧化层中形成开口时,由于光的衍射效应,会导致所形成的开口回缩,即开口尺寸小于光刻胶上的图案尺寸,进而导致开口中填充的金属连接线缩短,导致金属连接线端部预留给触点结构的连接窗口(landingwindow)减小。因此,在光学临近修正阶段增大光刻胶上的图案尺寸,以保证所形成的金属连接线的尺寸满足所需要求。[0003] 但是,若金属连接线的端部与其他金属连接线之间距离较近,增大光刻胶上的图案尺寸,导致两条金属连接线所对应的两图案之间的距离更近,即两图案之间的光刻胶面积较小,容易导致光刻胶有脱离风险。若两条金属连接线所对应的两图案之间预留足够的距离,又会导致两条金属连接线之间的间距较大,从而增大半导体器件的体积。发明内容[0004] 本发明提供一种金属连接线的制作方法及半导体器件,能够避免金属连接线的长度缩短,避免金属连接线的连接窗口减小,同时缩短金属连接线之间的间距,缩小半导体器件的体积。[0005] 本发明提供一种金属连接线的制作方法,包括:[0006] 提供表面具有金属线路层的基底;[0007] 对所述金属线路层进行刻蚀,使刻蚀后的金属线路层形成至少一条金属连接线。[0008] 进一步优选地,所述金属连接线的两端部之间的间距小于预设距离,或者所述金属连接线的端部与其相邻的金属连接线的间距小于所述预设距离。[0009] 进一步优选地,所述提供表面具有金属线路层的基底的步骤,包括:[0010] 在所述基底上形成金属层;[0011] 对所述金属层进行刻蚀,以形成所述金属线路层。[0012] 进一步优选地,所述对所述金属层进行刻蚀,以形成所述金属线路层的步骤,包括:[0013] 在所述金属层上形成第一掩膜层;[0014] 采用所述第一掩膜层,对所述金属层进行刻蚀,得到所述金属线路层;[0015] 去除所述第一掩膜层。[0016] 进一步优选地,所述金属线路层包括闭合连接线;[0017] 所述对所述金属线路层进行刻蚀,使刻蚀后的金属线路层形成至少一条金属连接线的步骤,包括:[0018] 在所述闭合连接线中形成开口,以将所述闭合连接线刻蚀为第一金属连接线和第二金属连接线,所述第一金属连接线的第一端部与所述第二金属连接线的第一端部相对设置且间距小于预设距离,所述第一金属连接线的第二端部与所述第二金属连接线的第二端部相对设置且间距小于预设距离。[0019] 进一步优选地,所述对所述金属线路层进行刻蚀的步骤,包括:[0020] 在所述基底上形成覆盖所述金属线路层的第一绝缘层;[0021] 对所述金属线路层和所述第一绝缘层进行刻蚀。[0022] 进一步优选地,所述对所述金属线路层和所述第一绝缘层进行刻蚀的步骤,包括:[0023] 在所述第一绝缘层上形成第二掩膜层;[0024] 采用所述第二掩膜层,对所述金属线路层和所述第一绝缘层进行刻蚀;[0025] 去除所述第二掩膜层。[0026] 进一步优选地,所述方法还包括:[0027] 在刻蚀后的金属线路层和刻蚀后的第一绝缘层中填充第二绝缘层。[0028] 进一步优选地,所述金属线路层的材料为钨。[0029] 本发明还提供一种半导体器件,包括:[0030] 基底;以及,[0031] 位于所述基底上的至少一条金属连接线;所述金属连接线的两端部之间的间距小于预设距离,或者所述金属连接线的端部与其相邻的金属连接线的间距小于所述预设距离。[0032] 进一步优选地,所述至少一条金属连接线包括第一金属连接线和第二金属连接线;[0033] 所述第一金属连接线的第一端部与所述第二金属连接线的第一端部相对设置且间距小于预设距离,所述第一金属连接线的第二端部与所述第二金属连接线的第二端部相对设置且间距小于预设距离。[0034] 进一步优选地,所述半导体器件包括存储阵列结构以及与所述存储阵列结构相键合的外围结构;[0035] 所述金属连接线为所述存储阵列结构或所述外围结构中的金属互连线。[0036] 本发明的有益效果为:提供表面具有金属线路层的基底,然后对金属线路层进行刻蚀,得到至少一条金属连接线,避免在氧化层所形成的开口中填充金属连接线导致金属连接线的长度缩短的问题,进而避免金属连接线与接触孔的连接窗口减小,而且能够缩短金属连接线之间的间距,缩小半导体器件的体积。附图说明[0037] 为了更清楚地说明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单介绍,显而易见地,下面描述中的附图仅仅是发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。[0038] 图1为本发明实施例提供的金属连接线的制作方法的一个流程示意图;[0039] 图2a至图2n为本发明实施例提供的金属连接线的制作方法的结构示意图;[0040] 图3是本发明实施例提供的半导体器件的一个结构示意图[0041] 图4是本发明实施例提供的半导体器件的另一个结构示意图[0042] 图5是本发明实施例提供的半导体器件的又一个结构示意图。具体实施方式[0043] 这里所公开的具体结构和功能细节仅仅是代表性的,并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现,并且不应当被解释成仅仅受限于这里所阐述的实施例。[0044] 在本发明的描述中,需要理解的是,术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。另外,术语“包括”及其任何变形,意图在于覆盖不排他的包含。[0045] 在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。[0046] 这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指,否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是,这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在,而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。[0047] 参见图1,是本发明实施例提供的半导体器件的制作方法的流程示意图。[0048] 如图1所示,本实施例提供一种金属连接线的制作方法,所述方法包括步骤101至步骤102,具体如下:[0049] 步骤101、提供表面具有金属线路层的基底。[0050] 本发明实施例中,金属连接线可以应用于半导体器件中,半导体器件可以包括存储阵列结构以及与所述存储阵列结构相键合的外围结构。基底可以为存储阵列结构中的基底,也可以为外围结构中的基底。需要说明的是,金属连接线也可以应用于其他器件中,此处不做具体限定。[0051] 在基底为存储阵列结构中的基底时,基底可以包括第一衬底以及位于第一衬底上的堆栈层。第一衬底可以为半导体衬底,例如可以为硅衬底,也可以为包括其他元素半导体或化合物半导体的衬底。堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层,其中纵向是指垂直于第一衬底上表面的方向,栅极层和层间绝缘层的堆叠层数不做限制,例如48层、64层等等。基底还可以包括纵向贯穿堆栈层并延伸至第一衬底内的存储沟道结构。存储沟道结构可以包括绝缘层,围绕绝缘层设置的沟道层,以及围绕沟道层设置的存储介质层,在此不再详细赘述。[0052] 在基底为外围结构中的基底时,基底可以包括第二衬底。第二衬底可以为半导体衬底,例如可以为硅衬底,也可以为包括其他元素半导体或化合物半导体的衬底。[0053] 基底的表面具有金属线路层,金属线路层可以通过对金属层的刻蚀来得到。具体地,步骤101中的所述提供表面具有金属线路层的基底,包括:[0054] 在所述基底上形成金属层;[0055] 对所述金属层进行刻蚀,以形成所述金属线路层。[0056] 如图2a所示,在基底1上形成金属层2,金属层2完全覆盖基底1。具体地,采用沉积工艺,在基底1上沉积金属层2,例如采用物理气相沉积工艺(PVD,PhysicalVaporDeposition)。需要说明的是,采用物理气相沉积工艺所形成的金属层2,可以减小金属层2后续形成的金属连接线的电阻。优选地,金属层2的材料为金属钨。[0057] 然后,采用第一掩膜层对金属层进行刻蚀。具体地,所述对所述金属层进行刻蚀,以形成金属线路层的步骤,包括:[0058] 在所述金属层上形成第一掩膜层;[0059] 采用所述第一掩膜层,对所述金属层进行刻蚀,得到所述金属线路层;[0060] 去除所述第一掩膜层。[0061] 如图2b所示,在金属层2上形成第一掩膜层3,第一掩膜层3包括依次位于金属层2上的硬掩膜层31、抗反射层32和光刻胶层33。其中,硬掩膜层31的材料可以为不定形碳,抗反射层32的材料可以为氮氧化硅SiON。光刻胶层33上具有镂空的图案34。[0062] 通过镂空的图案34,对金属层2进行初步刻蚀,得到金属线路层20,如图2c所示。金属线路层20可以包括闭合连接线。其中,闭合连接线是指首尾相连的连接线,闭合连接线呈封闭形状。优选地,如图2d所示,图2d为金属线路层20的俯视图。金属线路层20中的金属线路呈闭合形状,例如呈回字型。[0063] 步骤102、对所述金属线路层进行刻蚀,使刻蚀后的金属线路层形成至少一条金属连接线。[0064] 本发明实施例中,对金属层2进行第二次刻蚀,即对金属线路层20进行刻蚀,以将金属线路层20切割为至少一条金属连接线。所述金属连接线的两端部之间的间距小于预设距离,或者所述金属连接线的端部与其相邻的金属连接线的间距小于所述预设距离。[0065] 在金属层初步刻蚀为金属线路层时,金属连接线的两端部之间的金属未被刻蚀,或者金属连接线的端部与其相邻的金属连接线之间的金属未被刻蚀,使得初步刻蚀不会出现金属连接线长度缩短的问题。[0066] 在第二次刻蚀过程中,仅需对金属连接线的两端部之间的金属进行刻蚀,或者对金属连接线的端部与其他金属连接线之间的金属进行刻蚀,有效保证刻蚀精度,避免金属连接线的长度缩短,进而避免金属连接线端部预留给触点结构的连接窗口减小,而且金属连接线之间的间距可以小于预设距离,有效缩短金属连接线之间的间距,缩小半导体器件的体积,符合半导体器件的发展趋势。[0067] 金属线路层20的刻蚀需要先在金属线路层20的金属线路之间填充第一绝缘层再进行刻蚀。具体地,所述对所述金属线路层进行刻蚀的步骤,包括:[0068] 在所述基底上形成覆盖所述金属线路层的第一绝缘层;[0069] 对所述金属线路层和所述第一绝缘层进行刻蚀。[0070] 如图2e所示,在基底1和金属线路层20上形成第一绝缘层4,即在金属线路层20中的金属线路之间和金属线路层20上形成第一绝缘层4,以保证形成第一绝缘层4的上表面平整。其中,第一绝缘层4的材料可以为氧化硅等氧化物。[0071] 在形成第一绝缘层4后,可以采用第二掩膜层对金属线路层20和第一绝缘层4进行刻蚀。具体地,所述对所述金属线路层和所述第一绝缘层进行刻蚀的步骤,包括:[0072] 在第一绝缘层上形成第二掩膜层;[0073] 采用所述第二掩膜层,对所述金属线路层和所述第一绝缘层进行刻蚀;[0074] 去除所述第二掩膜层。[0075] 如图2f所示,在第一绝缘层4上形成第二掩膜层5,第二掩膜层5包括依次形成于第一绝缘层4上的硬掩膜层51、抗反射层52和光刻胶层53。其中,硬掩膜层51的材料可以为不定形碳,抗反射层52的材料可以为氮氧化硅SiON。光刻胶层53上具有镂空的图案54。优选地,金属线路层20包括闭合连接线。通过镂空的图案54在闭合连接线中形成至少一个开口,以将闭合连接线刻蚀为至少一条金属连接线。[0076] 在一个实施方式中,镂空的图案54的个数为两个,通过镂空的图案54,对金属线路层20和第一绝缘层4进行刻蚀,以在金属线路层20和第一绝缘层4中形成两个开口,金属线路层20被两个开口分割为两条金属连接线。[0077] 例如,金属线路层20如图2d所示,两个镂空的图案54在金属线路层20上的正投影分别覆盖金属线路层20中的两段连接线段22a、22b,如图2g所示,图2g为光刻胶层53的俯视图。通过两个镂空的图案54,对连接线段22a、连接线段22a上对应的第一绝缘层4、连接线段22b和连接线段22b上对应的第一绝缘层4进行刻蚀,以在金属线路层20和第一绝缘层4中形成两个开口6,每个开口6均纵向贯穿金属线路层20和第一绝缘层4。金属线路层20通过两个开口6被切断为第一金属连接线21a和第二金属连接线21b,如图2h所示的俯视图。[0078] 由于光刻胶层53上的镂空图案54可以仅与连接线段22a、22b的位置相对应,使得图案54的尺寸较小,保证光刻胶的覆盖区域较大,避免光刻胶有脱离风险。[0079] 进一步地,所述方法还包括:[0080] 在刻蚀后的金属线路层和刻蚀后的第一绝缘层中填充第二绝缘层。[0081] 由于对金属线路层和第一绝缘层的刻蚀,还需在刻蚀后的金属线路层和刻蚀后的第一绝缘层中填充第二绝缘层,以使第二绝缘层的上表面与第一绝缘层的上表面平齐。[0082] 如图2i所示,在图2h的基础上,在开口6中填充第二绝缘层7,使第二绝缘层7的上表面和第一绝缘层4的上表面平齐。后续可以在第一绝缘层4中形成触点结构,使金属连接线通过触点结构与其他金属层连接。[0083] 在另一个实施方式中,金属线路层20如图2d所示。第二掩膜层5的光刻胶层53上的镂空图案54的个数为一个,图案54在金属线路层20上的正投影覆盖金属线路层20中的两段连接线段22a、22b。图案54横向贯穿光刻胶层53,横向是指与基底1的上表面相平行的方向A,如图2j所示,图2j为光刻胶层53的俯视图。[0084] 通过图案54,对金属线路层20中的连接线段22a、22b和第一绝缘层4进行刻蚀,以形成横向和纵向均贯穿第一绝缘层4的开口6,如图2k所示,所述横向是指与基底1的上表面相平行的方向A,即连接线段22a和连接线段22b的排列方向A,所述纵向为垂直于所述基底1上表面的方向。其中,开口6的长度(即开口6在方向A上的长度)与第一绝缘层4在方向A上的长度相同,开口6的宽度(即开口6在方向B上的长度)与连接线段22a在方向B上的长度(即第一金属连接线21a的第一端部与第二金属连接线21b的第一端部之间的间距)相同,且小于预设距离,方向B与方向A相垂直。通过开口6的刻蚀,金属线路层20被刻蚀为第一金属连接线21a和第二金属连接线21b。[0085] 由于开口6的长度较长,宽度较窄,因此开口6在其宽度方向(即方向B)上的回缩可以忽略不计,而开口6在其长度方向(即方向A)上的回缩对金属连接线无影响,因此通过开口6的蚀刻,可以进一步保证刻蚀后的金属连接线的长度满足要求,且缩短金属连接线之间的间距,从而缩小半导体器件的体积。[0086] 然后,在图2k的基础上,如图2l所示,在开口6中填充第二绝缘层7,使第二绝缘层7的上表面和第一绝缘层4的上表面平齐。后续可以在第一绝缘层4中形成触点结构,使金属连接线通过触点结构与其他金属层连接。[0087] 需要说明的是,在金属线路层20如图2d所示时,光刻胶层53上的镂空图案54个数也可以为一个,且图案54在金属线路层20上的正投影仅覆盖金属线路层20中的一段连接线段。通过图案54对金属线路层20中的该连接线段和该连接线段上对应的第一绝缘层4进行刻蚀,使金属线路层20刻蚀为一条具有开口的非闭合连接线。该非闭合连接线即为一条金属连接线,即第三金属连接线21c,第三金属连接线21c的两端部相对设置,且第三金属连接线21c的两端部之间的间距小于预设距离,如图2m所示。然后,在刻蚀后的金属线路层20和第一绝缘层4中填充第二绝缘层7,使第二绝缘层7的上表面和第一绝缘层4的上表面平齐。[0088] 金属线路层20也可以包括其他形状连接线,例如T型连接线,T型连接线包括相连接的横向连接线和竖向连接线。光刻胶层53上的镂空图案54个数可以为一个,且图案54在金属线路层20上的正投影覆盖竖向连接线连接横向连接线的线段。通过图案54对金属线路层20中的该线段和该线段上对应的第一绝缘层4进行刻蚀,以在竖向连接线连接横向连接线的一端形成开口,将金属线路层20刻蚀为两条互不连接的连接线,该两条连接线即为两条金属连接线,即第四金属连接线21d和第五金属连接线21e,第五金属连接线21e的端部与第四金属连接线21d的间距小于所述预设距离,如图2n所示。[0089] 需要说明的是,金属线路层20中的金属线路的形状可根据实际需求设置,金属线路层20中所刻蚀的开口的个数和位置不同,所得到的金属连接线的形状和个数不同,此处不做具体限定。[0090] 在基底1为存储阵列结构中的基底时,金属连接线可以为存储阵列结构中后段制程的金属互连线,例如位线;在基底1为外围结构中的基底时,金属连接线可以为外围结构中后段制程的金属互连线。[0091] 本发明实施例提供的金属连接线的制作方法,提供表面具有金属线路层的基底,然后对金属线路层进行刻蚀,得到至少一条金属连接线,避免在氧化层所形成的开口中填充金属连接线导致金属连接线长度缩短的问题,进而避免金属连接线与接触孔的连接窗口减小,而且能够缩短金属连接线之间的间距,缩小半导体器件的体积。[0092] 参见图3,本发明实施例还提供一种半导体器件,包括:[0093] 基底1;以及,[0094] 位于所述基底1上的至少一条金属连接线21;所述金属连接线21的两端部之间的间距小于预设距离,或者所述金属连接线21的端部与其相邻的金属连接线21的间距小于预设距离。[0095] 其中,半导体器件可以包括存储阵列结构以及与所述存储阵列结构相键合的外围结构。基底可以为存储阵列结构中的基底,也可以为外围结构中的基底。在基底为存储阵列结构中的基底时,基底可以包括第一衬底以及位于第一衬底上的堆栈层,金属连接线可以为存储阵列结构中后段制程的金属互连线;在基底为外围结构中的基底时,基底可以包括第二衬底,金属连接线可以为外围结构中后段制程的金属互连线。[0096] 具体地,如图3所示,所述至少一条金属连接线可以包括第一金属连接线21a和第二金属连接线21b。所述第一金属连接线21a的第一端部与所述第二金属连接线21b的第一端部相对设置且间距D1小于预设距离,所述第一金属连接线21a的第二端部与所述第二金属连接线21b的第二端部相对设置且间距D2小于预设距离。[0097] 如图4所示,所述至少一条金属连接线也可以包括第三金属连接线21c,第三金属连接线21c的两端部相对设置,且该金属连接线21c的两端部之间的间距D3小于预设距离。[0098] 如图5所示,所述至少一条金属连接线也可以包括第四金属连接线21d和第五金属连接线21e,第五金属连接线21e的端部与第四金属连接线21d的间距D4小于预设距离。[0099] 金属连接线的个数和位置可以根据实际需求设置,只需保证金属连接线的至少一端部与其他端部或其他金属连接线之间的距离小于预设距离即可,此处不做具体限定。[0100] 另外,在基底1和金属连接线21还可以设置绝缘层(图中未示出),以便后续可以在绝缘层中形成触点结构,使金属连接线21通过触点结构与其他金属层连接。[0101] 通过缩短金属连接线之间的间距,可以在相同的半导体器件体积下,设置更多的金属连接线,或者可以在相同的金属连接线的前提下,减小半导体器件的体积,符合半导体器件向着更小体积的方向发展。[0102] 综上所述,虽然本发明已以优选实施例揭露如上,但上述优选实施例并非用以限制本发明,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。

专利地区:湖北

专利申请日期:2021-09-03

专利公开日期:2024-06-18

专利公告号:CN113809000B

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