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一种基于上下拉网络的双轨抗功耗攻击门电路设计方法

更新时间:2024-07-01
一种基于上下拉网络的双轨抗功耗攻击门电路设计方法 专利申请类型:发明专利;
地区:浙江-杭州;
源自:杭州高价值专利检索信息库;

专利名称:一种基于上下拉网络的双轨抗功耗攻击门电路设计方法

专利类型:发明专利

专利申请号:CN202110915740.8

专利申请(专利权)人:杭州师范大学
权利人地址:浙江省杭州市余杭区余杭塘路2318号

专利发明(设计)人:姚茂群,薛紫微

专利摘要:本发明提供一种基于上下拉网络的双轨抗功耗攻击门电路设计方法。本方案采用双轨预充电逻辑,结合两个基于上下拉网络的单轨“与门”和“与非门”实现双轨“与门”,用双轨信号代替传统的单轨信号。本设计的单轨门电路仅使用4个晶体管,在单个时钟周期中使用行波流水预充电方法实现功耗平恒。实现了在每个时钟周期门电路的输出端在任何情况下只有一个“0”‑“1”信号的跳变,实现了电路功耗的恒定;同时具有晶体管数量少、单个双轨“与门”仅需8个晶体管,电路成本较低且功耗低的优点。

主权利要求:
1.一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,其特征在于:首先由基于上下拉网络的单轨“与门”和单轨“与非门”组成双轨“与门”;然后将时钟周期分为预充电阶段和求值阶段实现功耗恒定;所述预充电阶段采用行波流水预充电方法;
所述单轨“与门”为NMOS管N1与N2并联,一端接电源VDD,另一端接输出端;PMOS管P1与P2并联,一端接输出端,另一端接地,输入端x1接N1和P1的栅极;x2接N2与P2的栅极;
单轨“与非门”为PMOS管P3与P4并联,一端接电源VDD,另一端接输出端;NMOS管N3与N4串联,一端接输出端,另一端接地;输入端x1接P3和N3的栅极;x2接P4与N4的栅极;
所述双轨“与门”具体为:NMOS管N5与N8并联,一端接电源VDD,另一端接输出端AB;NMOS管N9与N12并联,一端接输出端AB,另一端接地;NMOS管N6与N7并联,一端接电源VDD,另一端接输出端;NMOS管N10与N11串联,一端接输出端,另一端接地;
单个时钟周期的前半周期为预充电阶段,采用行波流水预充电方法;在预充电阶段,输入信号为全“0”,输出信号为全“0”,通过这样的逐级传递实现整个电路统一的预充电;时钟的后半周期为求值阶段,执行正常的逻辑运算,在预充电阶段输入信号为两对差分信号,输出信号为一对差分信号,用双轨(0,1)代替传统的逻辑“0”,(1,0)代替传统的逻辑“1”。 说明书 : 一种基于上下拉网络的双轨抗功耗攻击门电路设计方法技术领域[0001] 本发明属于电子电路领域,具体为一种抗功耗攻击的双轨门电路设计。背景技术[0002] 功耗分析攻击是威胁硬件安全的一种强有力的攻击手段,其利用硬件电路工作过程中必然产生的功耗与其所处理数据的相关性建立信息泄露模型,通过对示波器所采样的能量曲线进行统计学分析,从而提取出数字电路存储或计算的重要信息,如提取智能卡的密钥、破解密码芯片的S盒运算等。[0003] 基于PAA的改进攻击方法层出不穷。因此,对PAA的预防措施已成为工业界和学术界研究的重要方向。功耗攻击防护措施可以分为算法级、系统级和电路级三个方面,其中电路级防护措施旨在从底层逻辑电路上根本性地消除由功耗变化所带来的信息泄露。电路级抗PAA方案一般是设计出功耗恒定的逻辑电路,已有学者研究出利用联合的门电路实现逻辑电路的功耗平衡,同时提出新型的门电路设计,但考虑到提前传播效应的影响以及优化芯片面积,更多的基于双轨预充电的门电路设计方案被提出。发明内容[0004] 为实现功耗平衡并优化芯片面积,本发明提供一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,实现功耗恒定的同时具有晶体管数量少、能耗低的优点。本发明所采用的技术方案如下:[0005] 所述的一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,其特征在于:首先由基于上下拉网络的单轨“与门”和单轨“与非门”组成双轨“与门”;然后将时钟周期分为预充电阶段和求值阶段实现功耗恒定;所述预充电阶段采用行波流水预充电方法。[0006] 进一步的,所述的一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,其特征在于:所述单轨“与门”为NMOS管N1与N2并联,一端接电源VDD,另一端接输出端;PMOS管P1与P2并联,一端接输出端,另一端接地,输入端x1接N1和P1的栅极;x2接N2与P2的栅极;[0007] 单轨“与非门”为PMOS管P3与P4并联,一端接电源VDD,另一端接输出端;NMOS管N3与N4串联,一端接输出端,另一端接地;输入端x1接P3和N3的栅极;x2接P4与N4的栅极。[0008] 进一步的,所述的一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,其特征在于:所述双轨“与门”具体为:[0009] NMOS管N5与N8并联,一端接电源VDD,另一端接输出端AB;NMOS管N9与N12并联,一端接输出端AB,另一端接地;NMOS管N6与N7并联,一端接电源VDD,另一端接输出端;NMOS管N10与N11串联,一端接输出端,另一端接地。[0010] 进一步的,所述的一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,其特征在于:单个时钟周期的前半周期为预充电阶段,采用所述行波流水预充电方法,该阶段输入信号为全“0”,输出信号为全“0”,通过这样的逐级传递实现整个电路统一的预充电;时钟的后半周期为求值阶段,执行正常的逻辑运算,在该阶段输入信号为两对差分信号,输出信号为一对差分信号,用双轨(0,1)代替传统的逻辑“0”,(1,0)代替传统的逻辑“1”。[0011] 与现有技术相比,本发明有以下优点:[0012] 本发明实现了在每个时钟周期门电路的输出端在任何情况下只有一个“0”‑“1”信号的跳变,实现了电路功耗的恒定;同时具有晶体管数量少、单个双轨“与门”仅需8个晶体管,电路成本较低且功耗低的优点。附图说明[0013] 图1是基于上下拉网络的单轨“与门”和“与非门”原理图;[0014] 图2是本发明的双轨“与门”原理图;[0015] 图3是行波流水预充电原理图。具体实施方式[0016] 在本发明的描述中,需要理解的是,术语“一端”、“另一端”、“外侧”、“上”、“内侧”、“水平”、“同轴”、“中央”、“端部”、“长度”、“外端”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。[0017] 下面结合附图对本发明作进一步说明。[0018] 一种基于上下拉网络的双轨抗功耗攻击门电路设计方法,包括以下步骤:首先由基于上下拉网络的单轨“与门”和单轨“与非门”组成双轨“与门”;然后将时钟周期分为预充电阶段和求值阶段实现功耗恒定;所述预充电阶段采用行波流水预充电方法。[0019] 如图1(左)所示,单轨“与门”:NMOS管N1与N2并联,一端接电源VDD,另一端接输出端;PMOS管P1与P2并联,一端接输出端,另一端接地。输入端x1接N1和P1的栅极;x2接N2与P2的栅极。[0020] 如图1(右)所示,单轨“与非门”:PMOS管P3与P4并联,一端接电源VDD,另一端接输出端;NMOS管N3与N4串联,一端接输出端,另一端接地。输入端x1接P3和N3的栅极;x2接P4与N4的栅极。[0021] 如图2所示,双轨“与门”具体为:NMOS管N5与N8并联,一端接电源VDD,另一端接输出端AB;NMOS管N9与N12并联,一端接输出端AB,另一端接地;NMOS管N6与N7并联,一端接电源VDD,另一端接输出端;NMOS管N10与N11串联,一端接输出端,另一端接地。输入端A接晶体管N5和N10的栅极,接N6和N9的栅极,B接N8和N11的栅极,接N7和N12的栅极。[0022] 进一步的,所述行波流水预充电实现功耗恒定具体为:[0023] 单个时钟周期的前半周期为预充电阶段,采用行波流水预充电方法,该方法参考自加州理工大学克里斯等人在实现抗功耗攻击电路时提出的波动态差分逻辑。在预充电阶段,输入信号为全“0”,输出信号为全“0”,如图3所示,通过这样的逐级传递实现整个电路统一的预充电;时钟的后半周期为求值阶段,执行正常的逻辑运算,在该阶段输入信号为两对差分信号,输出信号为一对差分信号,用双轨(0,1)代替传统的逻辑“0”,(1,0)代替传统的逻辑“1”。[0024] 本发明采用的双轨上下拉网络实现了在每个时钟周期门电路的输出端在任何情况下只有一个“0”‑“1”信号的跳变,实现了电路功耗的恒定;同时具有晶体管数量少、功耗低的优点。本电路的标准化能量偏差指数为8.24%。[0025] 最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

专利地区:浙江

专利申请日期:2021-08-10

专利公开日期:2024-06-18

专利公告号:CN113806820B

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