一种具有终端保护区的超结MOS型器件发明专利

专利名称：一种具有终端保护区的超结MOS型器件

专利类型：发明专利

专利申请号：CN202110580389.1

专利申请（专利权）人：四川蓝彩电子科技有限公司
权利人地址：四川省遂宁市经济技术开发区兴宁路

专利发明（设计）人：廖楠,黄武,金晓静,赵建明,夏建新

专利摘要：本发明公开了一种具有终端保护区的超结MOS型器件，从器件边缘向器件元胞方向依次为终端区和元胞区，在终端区和元胞区之中有着多个相互独立的周围环绕有P型掺杂柱的氧化硅区，且氧化硅区深度大于P型掺杂柱的深度；通过将P柱形成于氧化硅区侧面，避免了多次光刻和外延生长等繁琐昂贵的工艺步骤，节省了成本，同时可以获得更加平齐、均匀的P柱；比P型掺杂柱更深的氧化硅区，使得P型掺杂柱可以更接近于矩形；终端区的P型低掺杂区连接相邻的P型掺杂柱，形成等位环，优化了器件表面电场，从而提高了器件耐压水平。本发明属于半导体功率器件技术领域，适用于超结高压VDMOS器件。

主权利要求：
1.一种具有终端保护区的超结MOS型器件，其特征在于：包括元胞区和环绕元胞区的终+端区，终端区和元胞区共用N衬底和N型外延层；
所述终端区分为沿元胞区边缘向器件边缘辐射方向依次分布终端过渡区和终端非过渡区；
所述终端过渡区包括位于N型外延层中的两个以上相互独立的第一氧化硅区、环绕在每个所述第一氧化硅区外且深度小于第一氧化硅区深度的第一P型掺杂柱、位于所述N型外延层之上的第一场氧区，相邻两个第一氧化硅区之间的第一P型掺杂柱上部通过一个P型低掺杂区连通；
所述终端非过渡区包括位于所述N型外延层中的至少一个第二氧化硅区、环绕在第二氧化硅区外且深度小于第二氧化硅区深度的第二P型掺杂柱、位于所述N型外延层之上的第二场氧区、位于器件边缘且在所述N型外延层上层的截止环；
所述第一场氧区、第二场氧区为一体结构且厚度相同；
所述元胞区分为沿元胞区中心向器件边缘辐射方向依次分布的元胞非过渡区和元胞过渡区；
所述元胞非过渡区包括位于所述N型外延层中的至少两个相互独立的第三氧化硅区、环绕在每个所述第三氧化硅区外且深度小于第三氧化硅区深度的第三P型掺杂柱、位于所述N型外延层之上的第一源极金属层；第三P型掺杂柱的上部、第一源极金属层下方设置有环绕第三氧化硅区上部的第一P型基区，每个第一P型基区的顶部设置有环绕其所对应的第三氧化硅区的第一P型源区以及环绕第一P型源区的第一N型源区；
所述元胞过渡区包括位于所述N型外延层中的至少一个第四氧化硅区、环绕在所述第四氧化硅区外且深度小于第四氧化硅区深度的第四P型掺杂柱、位于所述N型外延层之上的第二源极金属层；第四P型掺杂柱的上部靠近元胞非过渡区的一侧、第二源极金属层下方设置有第二P型基区，第四P型掺杂柱的顶部设置有环绕其所对应的第四氧化硅区的第二P型源区，第二P型基区内、第二P型源区外设置有第二N型源区；
元胞区内，相邻的两个第一N型源区之间以及第二N型源区与其相邻的第一N型源区之间分别设置有栅及其氧化层，栅及其氧化层位于外延层之上；
所述第四P型掺杂柱未设置N型源区、P型基区的区域通过第二P型源区和第二源极金属引出电极；
相邻两个所述P型低掺杂区通过设置在N型外延层之上的第一金属层相连。
2.根据权利要求1所述的一种具有终端保护区的超结MOS型器件，其特征在于：所述第一P型掺杂柱、第二P型掺杂柱、第三P型掺杂柱、第四P型掺杂柱分别一一对应紧贴第一氧化硅区、第二氧化硅区、第三氧化硅区、第四氧化硅区设置，且四者深度相同、掺杂浓度相同并高于N型外延层掺杂浓度。
3.根据权利要求1或2所述的一种具有终端保护区的超结MOS型器件，其特征在于：所述第一氧化硅区、第二氧化硅区的俯视图为长方形或正方形，第一P型掺杂柱、第二P型掺杂柱的俯视图均为矩形环。
4.根据权利要求1或2所述的一种具有终端保护区的超结MOS型器件，其特征在于：所述第三氧化硅区、第三氧化硅区的俯视图为长方形或正方形，第三P型掺杂柱、第四P型掺杂柱的俯视图均为矩形环。
5.根据权利要求1或2所述的一种具有终端保护区的超结MOS型器件，其特征在于：所述元胞区的俯视图为圆角矩形，终端区的俯视图为圆角矩形环。 说明书 : 一种具有终端保护区的超结MOS型器件技术领域[0001] 本发明属于半导体器件技术领域，涉及一种高压VDMOS器件，具体地说是一种具有终端保护区的超结MOS型器件。背景技术[0002] 作为电力电子系统进行能量控制和转换的核心电子元器件，功率半导体器件在随着半导体制造工艺的持续发展和深入研究而不断迭代更新。[0003] MOS器件是最常用的一种功率半导体器件，其存在正向耐压和通态压降的折中，即同一结构，提升耐压等级必然导致导通压降升高，反之亦然，这种反相关关系可以概括为2.5Ron正相关于VB ，这就是著名的“2.5倍硅极限”。[0004] 为了突破“2.5倍硅极限”，人们做了大量的研究，于上世纪90年代发明了超结结构。超结结构通过利用交替排列的高掺杂P型和N型柱代替传统的漂移区，使得在相同厚度下，器件通过交替的PN结横向耗尽拥有了更为平整的耐压区电场分布，从而一举打破了硅1.32极限，成功将折中关系提升到Ron正相关于VB 。随后几年，超结结构在MOSFET中得到了很大的发展，作为一种设计概念，它也被引入横向MOS器件中且与常规CMOS器件相兼容，成为高压功率集成技术的重要研究方向。[0005] 然而，超结结构的制备存在难点。传统的制备工艺采用多次外延法，该方法需要经过多次光刻、离子注入、推进以及外延生长，不仅工艺繁琐，多次的外延也大大提高了成本；之外，多次外延形成的P柱侧面不齐，接合不均匀，这也提高了器件的设计难度和漏电发生的概率。除了多次外延法，深槽外延和侧壁倾斜注入法也可以形成P柱，但深槽外延也需使用外延，同时外延之后还需要抛光，成本较高；而使用侧壁倾斜注入法形成的P柱，后续的扩散会造成杂质的高斯分布，使得沿注入方向杂质浓度不均匀，不仅给设计带来了困难，而且容易造成电荷不平衡。[0006] 另外，高压器件往往需要终端的保护，而超结结构的终端技术的改进也一直是一个难点。相较于传统的以外延层耐压的半导体功率器件，超结器件具有更高的漂移区掺杂浓度，因此采用传统的多层场限环结构来设计终端会大大增加环间电场强度，导致终端耐压显著降低；不仅如此，超结器件的耐压不仅要考虑横向的表面电场，还需要考虑纵向电场，如果忽略了这一点，所设计的终端区的击穿电压就可能比有源区的要低很多，也就是说，超结结构器件的终端设计还需要考虑器件体内的电场分布，因此传统的多层场限环结构就变得不再适用了。[0007] 鉴于上述现状，开发一种具有终端保护的超结结构的高压器件，是当前亟待解决的技术问题。发明内容[0008] 本发明的目的，是要提供一种具有终端保护区的超结MOS型器件，以期能够解决超结P柱侧面杂质分布不齐以及超结功率器件终端耐压较低的问题。[0009] 本发明为实现上述目的，所采用的技术方案如下：[0010] 一种具有终端保护区的超结MOS型器件，包括元胞区和环绕元胞区的终端区，终端+区和元胞区共用N衬底和N型外延层；[0011] 所述终端区分为沿元胞区边缘向器件边缘辐射方向依次分布终端过渡区和终端非过渡区；[0012] 所述终端过渡区包括位于N型外延层中的两个以上相互独立的第一氧化硅区、环绕在每个所述第一氧化硅区外且深度小于第一氧化硅区深度的第一P型掺杂柱、位于所述N型外延层之上的第一场氧区，相邻两个第一氧化硅区之间的第一P型掺杂柱上部通过一个P型低掺杂区连通；[0013] 所述终端非过渡区包括位于所述N型外延层中的至少一个第二氧化硅区、环绕在第二氧化硅区外且深度小于第二氧化硅区深度的第二P型掺杂柱、位于所述N型外延层之上的第二场氧区、位于器件边缘且在所述N型外延层上层的截止环；[0014] 所述第一场氧区、第二场氧区为一体结构且厚度相同；[0015] 所述元胞区分为沿元胞区中心向器件边缘辐射方向依次分布的元胞非过渡区和元胞过渡区；[0016] 所述元胞非过渡区包括位于所述N型外延层中的至少两个相互独立的第三氧化硅区、环绕在每个所述第三氧化硅区外且深度小于第三氧化硅区深度的第三P型掺杂柱、位于所述N型外延层之上的第一源极金属层；第三P型掺杂柱的上部、第一源极金属层下方设置有环绕第三氧化硅区上部的第一P型基区，每个第一P型基区的顶部设置有环绕其所对应的第三氧化硅区的第一P型源区以及环绕第一P型源区的第一N型源区；[0017] 所述元胞过渡区包括位于所述N型外延层中的至少一个第四氧化硅区、环绕在所述第四氧化硅区外且深度小于第四氧化硅区深度的第四P型掺杂柱、位于所述N型外延层之上的第二源极金属层；第四P型掺杂柱的上部靠近元胞非过渡区的一侧、第二源极金属层下方设置有第二P型基区，第四P型掺杂柱的顶部设置有环绕其所对应的第四氧化硅区的第二P型源区，第二P型基区内、第二P型源区外设置有第二N型源区；[0018] 元胞区内，相邻的两个第一N型源区之间以及第二N型源区与其相邻的第一N型源区之间分别设置有栅及其氧化层，栅及其氧化层位于外延层之上。[0019] 作为限定：所述第一P型掺杂柱、第二P型掺杂柱、第三P型掺杂柱、第四P型掺杂柱分别一一对应紧贴第一氧化硅区、第二氧化硅区、第三氧化硅区、第四氧化硅区设置，且四者深度相同、掺杂浓度相同并高于N型外延层掺杂浓度。[0020] 作为第二种限定：所述第四P型掺杂柱未设置N型源区、P型基区的区域通过第二P型源区和第二源极金属引出电极。[0021] 作为第三种限定：所述第一氧化硅区、第二氧化硅区的俯视图为长方形或正方形，第一P型掺杂柱、第二P型掺杂柱的俯视图均为矩形环。[0022] 作为第四种限定：所述第三氧化硅区、第三氧化硅区的俯视图为长方形或正方形，第三P型掺杂柱、第四P型掺杂柱的俯视图均为矩形环。[0023] 作为第五种限定：相邻两个所述P型低掺杂区通过设置在N型外延层之上的第一金属层相连。[0024] 作为第六种限定：所述元胞区的俯视图为圆角矩形，终端区的俯视图为圆角矩形环。[0025] 本发明由于采用了上述的技术方案，其与现有技术相比，所取得的技术进步在于：[0026] （1）本发明通过在终端区和元胞区之中设置多个相互独立的氧化硅区，使深度小于氧化硅区深度P型掺杂柱形成于氧化硅区侧面，避免了多次光刻和外延生长等繁琐昂贵的工艺步骤，节省了成本，同时可以获得杂质分布更加平齐、均匀的P柱，配合比P型掺杂柱更深的氧化硅区，使得P型掺杂柱整体可以更接近于矩形；[0027] （2）本发明终端区的P型低掺杂区连接相邻的P型掺杂柱，形成等位环，降低了结曲率效应，优化了器件表面电场，从而提高了耐压水平；[0028] （3）本发明中，相邻两个所述P型低掺杂区通过设置在N型外延层之上的第一金属层相连，使被连接的多个P型低掺杂区整体成为等位环，降低了结曲率效应，优化了器件表面电场，从而提高了终端区耐压水平，此外，第一金属层可以和第一源极金属层、第二源极金属层同时形成，不会增加额外的成本。[0029] 本发明属于半导体功率器件技术领域，适用于超结高压VDMOS器件。附图说明[0030] 附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。[0031] 在附图中：[0032] 图1为本发明实施例1和2的俯视结构示意图；[0033] 图2为本发明实施例1的A‑A剖视图；[0034] 图3为本发明实施例1的元胞非过渡区的局部剖面结构及其对应关系示意图；[0035] 图4为本发明实施例1的第一P型掺杂柱制备过程的剖面结构示意图；[0036] 图5为本发明实施例2的元胞非过渡区的局部剖面结构及其对应关系示意图；[0037] 图6为本发明实施例3的A‑A剖视图。[0038] 图中：1、元胞区，2、终端区，3、N+衬底、4、N型外延层，5、第一氧化硅区，6、第一P型掺杂柱，7、第一场氧区，8、P型低掺杂区，9、第二氧化硅区，10、第二P型掺杂柱，11、第二场氧区，12、截止环，13、第三氧化硅区，14、第三P型掺杂柱，15、第一源极金属层，16、第一P型基区，17、第一P型源区，18、第一N型源区，19、第四氧化硅区，20、第四P型掺杂柱，21、第二源极金属层，22、第二P型基区，23、第二P型源区，24、第二N型源区，25、栅及其氧化层，26、第一金属层。具体实施方式[0039] 以下结合附图对本发明的优选实施例进行说明。应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。[0040] 实施例1 一种具有终端保护区的超结MOS型器件[0041] 如图1～图3所示，本实施例包括俯视图为圆角矩形的元胞区1和环绕元胞区1俯视+图呈圆角矩形环的终端区2，终端区2和元胞区1共用N衬底3和N型外延层4。[0042] 其中，终端区2分为沿元胞区1边缘向器件边缘辐射方向依次分布的俯视图均为圆角矩形环的终端过渡区和终端非过渡区。终端过渡区包括位于N型外延层4中的三个相互独立的第一氧化硅区5、环绕在每个第一氧化硅区5外且深度小于第一氧化硅区5深度的第一P型掺杂柱6、位于N型外延层4之上的第一场氧区7，相邻两个第一氧化硅区5之间的第一P型掺杂柱6上部通过一个P型低掺杂区8连通。[0043] 终端非过渡区包括位于N型外延层4中的至少一个第二氧化硅区9、环绕在第二氧化硅区9外且深度小于第二氧化硅区9深度的第二P型掺杂柱10、位于N型外延层4之上的第二场氧区11、位于器件边缘且在N型外延层4上层的截止环12。[0044] 如图2所示，实际上，第一场氧区7、第二场氧区11为一体结构且厚度相同。实际生产中图2中所示的区域第一氧化硅区5的个数通常为两个或者三个，或者可根据实际需要改变其数量，本实施例只是以三个为例进行说明。图2中，只画出了一个第二氧化硅区9，其余的用省略号代替，实际生产中，图2中所示的区域第二氧化硅区9的数量往往是数十个，具体要根据应用场合、工艺条件来定。[0045] 如图1‑图3所示，元胞区1分为沿元胞区1中心向器件边缘辐射方向依次分布的俯视图为圆角矩形的元胞非过渡区、俯视图为圆角矩形环的元胞过渡区。元胞非过渡区包括位于N型外延层4中的至少两个相互独立的第三氧化硅区13、环绕在每个第三氧化硅区13外且深度小于第三氧化硅区13深度的第三P型掺杂柱14、位于N型外延层4之上的第一源极金属层15；第三P型掺杂柱14的上部、第一源极金属层15下方设置有环绕第三氧化硅区13上部的第一P型基区16，每个第一P型基区16的顶部设置有环绕其所对应的第三氧化硅区13的第一P型源区17以及环绕第一P型源区17的第一N型源区18。[0046] 元胞过渡区包括位于N型外延层4中的至少一个第四氧化硅区19、环绕在第四氧化硅区19外且深度小于第四氧化硅区19深度的第四P型掺杂柱20、位于N型外延层4之上的第二源极金属层21；第四P型掺杂柱20的上部靠近元胞非过渡区的一侧、第二源极金属层21下方设置有第二P型基区22，第四P型掺杂柱20的顶部设置有环绕其所对应的第四氧化硅区19的第二P型源区23，第二P型基区22内、第二P型源区23外设置有第二N型源区24。[0047] 元胞区1内，相邻的两个第一N型源区18以及第二N型源区24与其相邻的第一N型源区18之间分别设置有栅及其氧化层25，栅及其氧化层25位于外延层之上。[0048] 如图2所示，实际上，第一源极金属层15、第二源极金属层21为一体结构。[0049] 图2中，第三氧化硅区13、第四氧化硅区19分别只画出了一个，实际应用中，整个元胞区1内第三氧化硅区13的数量往往是数十万个，第三氧化硅区13、第四氧化硅区19的数量严重受器件大小、工艺条件和元胞结构的影响。[0050] 本实施例中，第一P型掺杂柱6、第二P型掺杂柱10、第三P型掺杂柱14、第四P型掺杂柱20分别一一对应紧贴第一氧化硅区5、第二氧化硅区9、第三氧化硅区13、第四氧化硅区19设置，且四者深度相同、掺杂浓度相同并高于N型外延层4掺杂浓度。第四P型掺杂柱20未设置第二N型源区24、第二P型基区22的区域通过第二P型源区23和第二源极金属层21引出电极。第一氧化硅区5、第二氧化硅区9的俯视图为长方形，第一P型掺杂柱6、第二P型掺杂柱10的俯视图均为矩形环。[0051] 如图3所示，为本实施例的元胞非过渡区的局部剖面结构及其对应关系示意图，从图中可以看出，第三氧化硅区13的俯视图为长方形，第三P型掺杂柱14的俯视图为长方形环，为简明起见去掉了N型外延层4之上除了第一源极金属层15以外的结构，只给出N型外延层4表面的元胞俯视图。图中，元胞之间的空白代表N型外延层4，填充了线条的框代表氧化硅区，虚线框代表的是P型掺杂区，实线框代表的是N型掺杂区，灰框代表的是第一源极金属层15，同样为简明起见，未将多个元胞的第一源极金属层15连接在一起。[0052] 此外，本实施例中，第四氧化硅区19的俯视图为长方形，第四P型掺杂柱20的俯视图为长方形环。[0053] 如图4所示，为本实施例第一P型掺杂柱6制造过程的剖面结构示意图，制备过程中，第一步在N型外延层4上刻蚀出深槽，此时的深槽侧面十分平齐，但底部往往带有一定弧度，并不平齐；第二步是对深槽进行扩散以形成P+，平齐的侧面会使扩散得到的P+的侧面相对平齐，而上一步得到的带有一定弧度的深槽会使此时形成的P+区底部也带有弧度；第三步进行二次刻蚀，此时刻蚀的深度要大于第二步形成的P+区底部的深度，才能刻蚀掉第二步的不平齐底部，从而得到侧面和底部都相对平齐的P+区；第四步则是填充氧化硅得到所需的第一P型掺杂柱6。[0054] 第二P型掺杂柱10、第三P型掺杂柱14、第四P型掺杂柱20的制备与第一P型掺杂柱6的制备同时完成，且四者的深度、宽度及掺杂浓度完全相同。[0055] 实施例2 一种具有终端保护区的超结MOS型器件[0056] 本实施例与实施例1的结构基本相同，不同之处在于，如图5所示，本实施例中，第三氧化硅区13、第三氧化硅区13的俯视图均为正方形，第三P型掺杂柱14、第四P型掺杂柱20的俯视图均为正方形环。[0057] 实施例3 一种具有终端保护区的超结MOS型器件[0058] 本实施例与实施例1的结构大致相同，是在实施例1基础上的一种改进方案，不同之处在于，如图6所示，本实施例在终端区2增加了用于连接终端区2内两个或以上P型低掺杂区8的第一金属层26，结构其它部分与实施例1相同，本实施例对此不再赘述。[0059] 制备过程中，第一金属层26可以和第一源极金属层15、第二源极金属层21同时形成，不会增加额外的成本。[0060] 本实施例中，第一金属层26通过连接两个或以上P型低掺杂区8，使被连接的多个P型低掺杂区8整体成为等位环，降低了结曲率效应，优化了器件表面电场，从而提高了终端区2耐压水平。[0061] 实施例4 一种具有终端保护区的超结MOS型器件[0062] 本实施例与实施例2的结构大致相同，是在实施例2基础上的一种改进方案，不同之处在于在终端区2增加了用于连接终端区2内两个或以上P型低掺杂区8的第一金属层26，结构其它部分与实施例2相同，本实施例对此不再赘述。[0063] 制备过程中，第一金属层26可以和第一源极金属层15、第二源极金属层21同时形成，不会增加额外的成本。[0064] 本实施例中，第一金属层26通过连接两个或以上P型低掺杂区8，使被连接的多个P型低掺杂区8整体成为等位环，降低了结曲率效应，优化了器件表面电场，从而提高了终端区2耐压水平。

专利地区：四川

专利申请日期：2021-05-26

专利公开日期：2024-07-26

专利公告号：CN113284942B