包含双终端选择器的三维NAND存储器器件及其使用和制造方法

专利名称：包含双终端选择器的三维NAND存储器器件及其使用和制造方法

专利类型：实用新型专利

专利申请号：CN201980083341.0

专利申请（专利权）人：桑迪士克科技有限责任公司
权利人地址：美国德克萨斯州

专利发明（设计）人：连佑中,袁家辉,D·杜塔,C·佩蒂

专利摘要：本公开提供了一种三维存储器器件，该三维存储器器件包括位于衬底上方的绝缘层和导电字线层的交替堆叠，以及多个竖直存储器串。每个竖直存储器串包括存储器堆叠结构和选择器元件的串联连接。该存储器堆叠结构中的每一个存储器堆叠结构延伸穿过该交替堆叠并且包括相应的存储器膜和相应的竖直半导体沟道。该选择器元件中的每一个选择器元件包括被配置为提供至少两种不同电阻率状态的双终端器件。

主权利要求：
1.一种三维存储器器件，包括：
绝缘层和导电字线层的交替堆叠，所述交替堆叠定位在衬底上方；
多个竖直存储器串，其中每个竖直存储器串包括存储器堆叠结构和选择器元件的串联连接；和位线，所述位线沿着第一水平方向横向间隔开，沿着第二水平方向横向延伸，并且电连接到所述竖直存储器串的顶端其中：
所述存储器堆叠结构中的每一个存储器堆叠结构延伸穿过所述交替堆叠并且包括相应的存储器膜和相应的竖直半导体沟道；
所述选择器元件中的每一个选择器元件包括被配置为提供至少两种不同电阻率状态的双终端器件；
所述选择器元件中的每一个选择器元件位于所述交替堆叠和所述位线之间；并且虚设字线位于所述选择器元件和所述导电字线层之间。
2.根据权利要求1所述的三维存储器器件，其中：所述选择器元件中的每一个选择器元件包括底部电极、存储器元件和顶部电极的竖直堆叠；
所述顶部电极电连接到所述位线中的一个位线；并且所述底部电极通过相应漏极区电连接到所述竖直半导体沟道中的相应一个竖直半导体沟道。
3.根据权利要求2所述的三维存储器器件，其中所述相应漏极区接触所述底部电极和所述竖直半导体沟道中的所述相应一个竖直半导体沟道。
4.根据权利要求2所述的三维存储器器件，其中所述存储器元件包括空位调制存储器元件。
5.根据权利要求2所述的三维存储器器件，其中所述存储器元件包括导电桥存储器元件。
6.根据权利要求2所述的三维存储器器件，其中所述存储器元件包括相变存储器元件。
7.根据权利要求2所述的三维存储器器件，其中所述存储器元件包括包含磁性隧穿结的自旋扭矩转换(STT)磁性存储器元件。
8.根据权利要求2所述的三维存储器器件，其中所述选择器元件具有柱结构。
9.根据权利要求2所述的三维存储器器件，其中：所述选择器元件的所述顶部电极和所述选择器元件的所述底部电极沿着不同的水平方向横向延伸；并且所述存储器元件位于所述顶部电极和所述底部电极之间的重叠区域内。
10.根据权利要求1所述的三维存储器器件，其中：所述存储器堆叠结构中的每一个存储器堆叠结构位于竖直延伸穿过所述交替堆叠的相应存储器开口内；并且每个存储器膜包括堆叠，所述堆叠包括相应的阻挡电介质、相应的一组电荷存储器元件和相应的隧穿电介质。
11.根据权利要求1所述的三维存储器器件，其中：每个竖直存储器串包括存储器堆叠结构和选择器器件的串联连接；并且所述选择器器件包括选择晶体管和所述选择器元件的串联连接。
12.一种操作根据权利要求1所述的三维存储器器件的方法，包括：通过将第一组内的每个选择器元件设定为低电阻率状态来激活所述第一组竖直存储器串，并且通过将第二组内的每个选择器元件设定为高电阻率状态来停用所述第二组竖直存储器串；以及在所述第二组竖直存储器串保持停用时执行选自对所述第一组竖直存储器串内的至少一个存储器元件进行编程或读取的操作。
13.根据权利要求12所述的方法，还包括通过在所述编程或读取操作之后将所述第一组竖直存储器串内的每个选择器元件设定为所述高电阻率状态来停用所述第一组竖直存储器串。
14.根据权利要求13所述的方法，还包括，
通过将所述第一组竖直存储器串和所述第二组竖直存储器串内的每个选择器元件设定为所述低电阻率状态来激活所述第一组竖直存储器串和所述第二组竖直存储器串；
对所述第一组竖直存储器串和所述第二组竖直存储器串执行擦除操作；以及通过在所述擦除操作之后将所述第一组竖直存储器串和所述第二组竖直存储器串内的每个选择器元件设定为所述高电阻率状态来停用所述第一组竖直存储器串和所述第二组竖直存储器串。 说明书 : 包含双终端选择器的三维NAND存储器器件及其使用和制造
方法[0001] 相关申请[0002] 本申请要求提交于2019年5月24日的美国非临时专利申请序列号16/422,187的优先权权益，该专利申请的全部内容以引用的方式并入本文。技术领域[0003] 本公开整体涉及半导体器件领域，并且具体地讲，涉及包含双终端选择器的三维NAND存储器器件及其使用和制造方法。背景技术[0004] 每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“NovelUltraHighDensityMemoryWithAStacked‑SurroundingGateTransistor(S‑SGT)StructuredCell”，IEDMProc.(2001)33‑36的文章中公开。发明内容[0005] 根据本公开的一方面，三维存储器器件包括位于衬底上方的绝缘层和导电字线层的交替堆叠，以及多个竖直存储器串。每个竖直存储器串包括存储器堆叠结构和选择器元件的串联连接。存储器堆叠结构中的每一者延伸穿过交替堆叠并且包括相应的存储器膜和相应的竖直半导体沟道。选择器元件中的每一者包括被配置为提供至少两种不同电阻率状态的双终端器件。[0006] 根据本公开的另一方面，操作上述三维存储器器件的方法包括通过将第一组内的每个选择器元件设定为低电阻率状态来激活第一组竖直存储器串并且通过将第二组内的每个选择器元件设定为高电阻率状态来停用第二组竖直存储器串，以及在第二组竖直存储器串保持停用时执行选自对第一组竖直存储器串内的至少一个存储器元件进行编程或读取的操作。[0007] 根据本公开的又一方面，提供了形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和导电层的交替堆叠以及竖直延伸穿过其中的存储器堆叠结构的二维阵列，其中存储器堆叠结构中的每一者包括相应的存储器膜和相应的竖直半导体沟道；以及在存储器堆叠结构的二维阵列上方形成选择器元件的二维阵列，其中形成存储器堆叠结构和选择器元件的串联连接的二维阵列。选择器元件中的每一者包括被配置为提供至少两种不同电阻率状态的双终端器件。附图说明[0008] 图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的示例性结构的示意性竖直剖面图。[0009] 图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。[0010] 图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。[0011] 图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。[0012] 图4B是图4A的示例性结构的俯视图。竖直平面A‑A’是图4A的剖面的平面。[0013] 图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。[0014] 图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。[0015] 图7是根据本公开的实施方案的在形成包括底部电极层、存储器材料层和顶部电极层的层堆叠之后的示例性结构的示意性竖直剖面图。[0016] 图8A是根据本公开的实施方案的在形成选择器元件的二维阵列之后的示例性结构的示意性竖直剖面图。[0017] 图8B是图8A的示例性结构的俯视图。竖直平面A‑A’是图8A的剖面的平面。[0018] 图9A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。[0019] 图9B是图9A的示例性结构的局部透视俯视图。竖直平面A‑A’是图9A的示意性竖直剖面图的平面。[0020] 图10是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。[0021] 图11A至图11D是根据本公开的实施方案的在形成导电层期间的示例性结构的区的顺序竖直剖面图。[0022] 图12是图11D的处理步骤处的示例性结构的示意性竖直剖面图。[0023] 图13A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。[0024] 图13B是图13A的示例性结构的局部透视俯视图。竖直平面A‑A’是图13A的示意性竖直剖面图的平面。[0025] 图13C是沿图13B的竖直平面C‑C’截取的示例性结构的竖直剖面图。[0026] 图14A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。[0027] 图14B是图14A的示例性结构的区的放大视图。[0028] 图15A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。[0029] 图15B是图15A的示例性结构的沿着水平平面B‑B’的水平剖面图。竖直平面A‑A’是图15A的示意性竖直剖面图的平面。[0030] 图16是根据本公开的实施方案的选择器元件的二维阵列的示意性电路图。[0031] 图17是根据本公开的实施方案的在形成连接通孔和位线之后图15A和图15B的示例性结构的示意性俯视图。[0032] 图18A是根据本公开的实施方案的采用一对存取线的选择器元件的第一另选配置的透视图。[0033] 图18B是根据本公开的实施方案的采用一对存取线的选择器元件的第二另选配置的透视图。[0034] 图19是根据本公开的实施方案的处于通孔配置的选择器元件的竖直剖面图。[0035] 图20是根据本公开的实施方案的采用自旋扭矩转换(STT)磁性存储器元件的选择器元件的竖直剖面图。[0036] 图21A是根据本公开的实施方案的存储器堆叠结构和选择器元件的第一示例性串联连接的电路示意图。[0037] 图21B是根据本公开的实施方案的存储器堆叠结构和选择器元件的第二示例性串联连接的电路示意图。[0038] 图22是根据本公开的实施方案的用于选择器元件的低电阻率编程操作的时序图。[0039] 图23是根据本公开的实施方案的用于选择器元件的高电阻率编程操作的时序图。[0040] 图24A是根据本公开的实施方案的在读取操作期间具有操作电压条件的电路图。图24B是图24A所示的电路的读取操作的时序图。[0041] 图25A是根据本公开的实施方案的在编程操作期间具有操作电压条件的电路图。图25B是图25A所示的电路的编程操作的时序图。[0042] 图26A是根据本公开的实施方案的在擦除操作期间具有操作电压条件的电路图。[0043] 图26B是图26A所示的电路的擦除操作的时序图。具体实施方式[0044] 如上文所讨论的，本公开涉及包含双终端选择器的三维存储器器件及其使用和制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。[0045] 附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。[0046] 如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。[0047] 如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。[0048] 单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three‑dimensionalStructureMemory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。[0049] 一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而彼此接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。[0050] 参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III‑V族化合物半导体材料、至少一种II‑VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。[0051] 如本文所用，“半导体材料”是指具有在1.0×10‑5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×‑510 S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在51.0S/m至1.0×10S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂5剂。如本文所用，“导电材料”是指具有大于1.0×10S/m的电导率的材料。如本文所用，“绝‑5缘材料”或“介电材料”是指具有小于1.0×10 S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于51.0×10 S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可‑5 5以是包括呈提供在1.0×10 S/m至1.0×10S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。[0052] 任选地，外围(例如，驱动器)电路(诸如感测放大器等)的至少一个半导体器件700可形成在衬底半导体层9的一部分上。另选地，外围电路的半导体器件700可形成在单独的衬底上，然后接合到形成在衬底半导体层9上的存储器器件。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一者均可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。[0053] 介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。[0054] 任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。[0055] 至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可在存储器阵列区100和外围器件区200之间提供。[0056] 参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。[0057] 每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。[0058] 交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。[0059] 牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。[0060] 牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。[0061] 在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。[0062] 牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。[0063] 绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。[0064] 虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。[0065] 任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。[0066] 参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。[0067] 平台区形成在楼梯区300中，该楼梯区位于存储器阵列区100附近，并且如果外围器件区200存在于与存储器阵列区100相同的衬底(9,10)上，则该楼梯区可位于存储器阵列区100和包含用于外围电路的至少一个半导体器件700的任选外围器件区200之间。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。[0068] 在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。[0069] 阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶部表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶部表面。也可采用使用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。[0070] 通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。[0071] 任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。[0072] 参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。[0073] 存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。[0074] 存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶部表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶部表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶部表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。[0075] 存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。[0076] 图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一者。相同的结构变化同时发生在其他存储器开口49中的每个其他存储器开口和支撑开口19中的每个支撑开口中。[0077] 参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。[0078] 参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在这种情况下，随后可以通过用导电材料层替换最底部牺牲材料层42来形成源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。[0079] 参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。[0080] 阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。[0081] 介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。[0082] 另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。[0083] 随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。[0084] 在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。[0085] 电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。[0086] 隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒‑诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。[0087] 任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III‑V族化合物半导体材料、至少一种II‑VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。[0088] 参考图5D，采用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。[0089] 第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。[0090] 基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶部表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。[0091] 参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III‑V族化合物半导体材料、至少一种II‑VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。[0092] 第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。[0093] 参考图5F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。[0094] 参考图5G，可例如通过从绝缘帽盖层70的顶表面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。[0095] 第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。[0096] 参考图5H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导19 3 21 3电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×10 /cm至2.0×10 /cm的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。[0097] 存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。[0098] 参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。存储器堆叠结构55的二维阵列竖直地延伸穿过绝缘层32和牺牲材料层42的覆盖在衬底(9,10)上面的交替堆叠。[0099] 每个存储器堆叠结构55包括存储器膜50和竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)或单个半导体沟道层。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(例如，包括电荷存储层54中位于控制栅极电极附近的区)的竖直堆叠，以及任选阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。[0100] 参见图7，包括底部电极层872L、存储器材料层874L和顶部电极层876L的层堆叠可顺序地形成在交替堆叠(32,42)、后向阶梯式介电材料部分65和存储器堆叠结构55的二维阵列上方。底部电极层872L可包括金属材料，该金属材料可包括元素金属、导电金属氮化物和/或金属硅化物。在一个实施方案中，底部电极层872L可基本上由至少一种导电金属氮化物材料(诸如TiN、TaN、WN或它们的组合)和/或至少一种金属(诸如W、Al、Pt、Pd、Cu、Ag、Ru、Ta或它们的合金)组成。在另一个实施方案中，底部电极层872L可包括金属硅化物材料作为连续材料层，或者可包括金属硅化物材料作为仅在漏极区63的物理暴露表面上的分立材料部分。在一个实施方案中，金属硅化物材料的分立材料部分可通过硅化工艺(即，漏极区63的自对准硅化工艺)形成。离散金属硅化物部分和随后沉积的金属材料层(诸如TiN层)的组合可构成底部电极层872L。另选地，连续底部电极层872L可被替换为分立金属硅化物部分或分立导电金属氮化物部分。底部电极层872L的厚度可以在1nm至50nm的范围内，诸如3nm至20nm，但是也可以采用更小和更大的厚度。[0101] 存储器材料层874L包括非易失性或易失性存储器器件材料，该非易失性或易失性存储器器件材料可提供两种不同的电阻率状态，这取决于跨其的偏置电压的历史。在一个实施方案中，存储器材料层874L可包括用于非易失性电阻性存储器器件诸如电阻性随机存取存储器(ReRAM)器件的材料。例如，用于非易失性存储器器件的存储器材料层874L可包括通过氧空位迁移提供不同电阻率状态的过渡金属氧化物材料(诸如氧化铪、氧化钽、氧化钨)；用作可逆热化学熔断器/反熔断器的过渡金属氧化物材料(诸如氧化镍)；基于电化学迁移的可编程金属化材料，其也被称为导电桥接或桥材料(诸如铜掺杂的二氧化硅玻璃、银掺杂的硒化锗或银掺杂的硫化锗)；隧道阻挡材料，诸如肖特基隧道阻挡材料(诸如忆阻器材料、阻挡物调制单元/空位调制导电氧化物材料(例如，氧化钛)或镨钙锰氧化物(PCMO)材料)；相变存储器材料(诸如硫属化物合金，例如锗锑碲化物化合物)；通过界面效应表现出多种电阻率状态的超晶格结构(诸如硫属化物合金的超晶格)；隧穿磁阻材料(诸如位于铁磁游离层和固定(即，参考)层之间的磁性隧道结堆叠中的薄氧化镁隧穿层，诸如CoFeB/MgO/CoFeB层的堆叠)；或基于Mott过渡的金属绝缘体过渡(MIT)开关器件材料(诸如氧化钒或氧化铌)。另选地，存储器材料层874L可以是用于易失性存储器器件的材料，诸如用于原子开关器件的易失性导电桥材料。该器件类似于导电桥器件，不同的是导电桥(即，较低电阻率状态)在终止向器件施加外部电压时消失。易失性导电桥材料可包括硅(与用于银导电桥形成的银电极一起使用)或用于铜导电桥形成的硫化铜材料。存储器材料层874L的厚度可被适当地选择，并且可在2nm至50nm的范围内，诸如从5nm至20nm，但是也可采用更小和更大的厚度。[0102] 许多无机和/或有机材料显示出热或离子电阻开关效应。此类材料的非限制性示例包括相变硫属化物材料诸如Ge2Sb2Te5和AgInSbTe，二元过渡金属氧化物或氮氧化物材料诸如NiO、TiOx、氧化锗、氧化锆、氧化铝、氮氧化铝等，钙钛矿材料诸如Sr(Zr)TiO3或PCMO，固态电解质诸如GeS、GeSe、SiOx和CuxS，有机电荷转移络合物诸如CuTCNQ，有机供体‑受体体系诸如Al/AIDCN，以及二维(层状)绝缘材料诸如六方氮化硼。上述材料可为化学计量的或非化学计量的。[0103] 顶部电极层876L可包括金属材料，该金属材料可包括元素金属、导电金属氮化物和/或金属硅化物。在一个实施方案中，顶部电极层876L可基本上由至少一种导电金属氮化物材料(诸如TiN、TaN、WN或它们的组合)和/或至少一种金属(诸如W、Al、Pt、Pd、Cu、Ag、Ru、Ta或它们的合金)组成。在另一个实施方案中，顶部电极层876L可包括作为连续材料层的金属硅化物材料。顶部电极层876L的厚度可以在1nm至50nm的范围内，诸如3nm至20nm，但是也可以采用更小和更大的厚度。如果存储器材料层874L包括磁阻隧穿材料，诸如MgO，则除了上述电极材料之外，底部电极层和顶部电极层也可包括铁电合金(例如，CoFeB)游离层和固定层以及用于固定铁磁层的反铁磁钉扎层，以形成MRAM选择器器件的磁性隧道结，如将在下文更详细地描述。同样，顶部电极和底部电极可任选地包括用于形成导电桥结构的附加金属层(例如，银)。[0104] 参考图8A和图8B，光致抗蚀剂层可被施加在层堆叠(872L,874L,876L)上方，并且可被光刻图案化以形成覆盖在存储器开口填充结构58中的相应一者上的分立图案化光致抗蚀剂材料部分。分立的图案化光致抗蚀剂材料部分的图案化可通过各向异性蚀刻工艺转移通过层堆叠(872L,874L,876L)，该各向异性蚀刻工艺采用分立的图案化光致抗蚀剂材料部分作为蚀刻掩模。各向异性蚀刻工艺蚀刻穿过层堆叠内的每个层(872L,874L,876L)。层堆叠(872L,874L,876L)可被图案化成选择器元件87的二维阵列。随后可例如通过灰化工艺移除分立图案化光致抗蚀剂材料部分。[0105] 每个选择器元件87包括底部电极872、存储器元件874和顶部电极876的竖直堆叠。每个底部电极872是底部电极层872L的图案化部分。每个存储器元件874是存储器材料层874L的图案化部分。每个顶部电极876是顶部电极层876L的图案化部分。选择器元件87的二维阵列形成在存储器堆叠结构55的二维阵列上方。选择器元件87的二维阵列和存储器堆叠结构55的二维阵列的组合形成存储器堆叠结构55和选择器元件87的串联连接的二维阵列。选择器元件87中的每一者是双终端器件，该双终端器件被配置为基于跨其的偏置电压和/或电流(或其历史)来提供较低电阻率状态和较高电阻率状态。[0106] 一般来讲，可形成存储器堆叠结构55和选择器元件87的多个串联连接。存储器堆叠结构55中的每一者延伸穿过绝缘层32和牺牲材料层42的交替堆叠，并且包括相应存储器膜50和相应竖直半导体沟道60。选择器元件87的每个底部电极872可以通过相应漏极区63电连接到竖直半导体沟道60中的相应一者。在一个实施方案中，相应漏极区63接触底部电极872以及竖直半导体沟道60中的相应一者。在一个实施方案中，选择器元件874具有柱结构，该柱结构具有均匀的水平横截面形状，该水平横截面形状不随水平横截面平面沿着竖直方向的平移而变化。虽然选择器元件87中的每一者在图8A和图8B中被示出为具有带有圆形水平横截面形状的柱形状作为示例，但应当理解，选择器元件87可具有任何其他合适的形状，如将在下文更详细地描述。[0107] 一般来讲，每个存储器元件874可包括可用于存储器材料层874L的任何材料。在一个实施方案中，每个存储器元件874可包括ReRAM型金属氧化物材料，该ReRAM型金属氧化物材料响应于跨其施加电场而由于空位迁移或金属迁移(例如，反熔断器形成)而在其中形成并中断导电细丝。在一个实施方案中，每个存储器元件874可以包括阻挡材料单元/空位调制存储器元件，该阻挡材料单元/空位调制存储器元件在金属氧化物材料(例如，氧化钛)内提供可变密度的氧空位以形成和移除电子隧穿阻挡物，这取决于跨其施加的电场的方向和量值。在一个实施方案中，每个存储器元件874可包括导电桥存储器元件，该导电桥存储器元件在存储器元件874内提供可变密度的导电细丝，这取决于跨其施加的电场的方向和量值。在一个实施方案中，每个存储器元件874可包括相变存储器元件，该相变存储器元件提供至少两种不同的电阻率状态，这取决于相变材料的结晶度或其缺乏(例如，非晶相和结晶相之间的转变)。在一个实施方案中，每个存储器元件874可包括包含磁性隧穿结(MTJ)的自旋扭矩转换(STT)磁性存储器(例如，STT‑MRAM)元件，该STT磁性存储器元件提供至少两种不同的电阻率状态，这取决于其中参考层的磁化方向和其中游离层的磁化方向的对准。[0108] 参考图9A和图9B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73的顶部表面可任选地通过平面化工艺诸如化学机械平面化来平面化。接触层级介电层73可具有大于每个选择器元件87的高度的厚度(如沿着竖直方向在最顶部表面和最底部表面之间测量的)。接触层级介电层73的厚度可在50nm至500nm的范围内，但是也可采用更小和更大的厚度。[0109] 光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直地延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。[0110] 在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1(例如，字线方向)横向地延伸，并且可以沿第二水平方向hd2(例如，位线方向)彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。位于相邻背侧沟槽79之间的每组存储器堆叠结构55可被视为存储器块。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以定位在相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。[0111] 参考图10和图11A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图11A示出了图10的示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。[0112] 选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。[0113] 每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。[0114] 多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。[0115] 可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。[0116] 参考图11B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。[0117] 背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。[0118] 背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。[0119] 参考图11C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。[0120] 参考图11D和图12，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触层级介电层73的顶部表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。[0121] 多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括位于竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。[0122] 每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。[0123] 参考图13A至图13C，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀刻连续导电材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。[0124] 每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。[0125] 在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。[0126] 参考图14A和图14B，可以通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。[0127] 如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。[0128] 执行任选的各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。[0129] 通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。[0130] 背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应背侧腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。[0131] 在另选的实施方案中，省略移除绝缘材料层的水平部分的任选各向异性蚀刻，并且绝缘材料层完全填充背侧沟槽79。在该实施方案中，水平半导体沟道59、源极区61和背侧接触通孔结构76被省略。相反，在衬底(9,10)和交替堆叠(32,42)之间形成水平源极线。水平源极线接触暴露在交替堆叠(32,42)下方的存储器膜50中的开口中的每个竖直沟道60的侧壁。[0132] 可以将覆盖交替堆叠(32,46)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。[0133] 背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。[0134] 参考图15A和图15B，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，位线连接通孔结构88可穿过每个选择器元件87上的接触层级介电层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。每个通孔结构，诸如位线连接通孔结构88，可以包括一个或多个通孔区段。然而，为简单起见，通孔结构在图15A中被示出为具有仅一个区段。[0135] 参考图15A、图15B、图16和图17，位线108可直接形成在位线连接通孔结构88的相应子集的顶部表面上。每个位线108可以形成在沿着第二水平方向hd2(即，位线方向)布置的位线连接通孔结构88的列上。最顶部导电层46可包括漏极选择电极(即，SGD栅极电极)46SD。在这种情况下，最顶部导电层46SD可以被漏极选择层级隔离结构72和沿着第一水平方向hd1横向延伸的背侧沟槽79沿着第二水平方向hd2分成多个指状物(46F0,46F1,46F2,46F3)。每个位线108可以电连接到仅一个竖直存储器串158，该竖直存储器串包括最顶部导电层46SD的每个指状物的选择器元件87和存储器堆叠结构55的串联连接。选择器元件87可以是双终端存储器器件，诸如具有至少两种不同电阻率状态的双端存储器器件。每个竖直NAND串的选择器器件187可以由电阻器(即，双终端选择器元件87)和三终端晶体管开关(诸如包括漏极选择栅极电极46SD的漏极选择晶体管97)，存储器膜50的一部分(其充当漏极选择晶体管的栅极电介质)，以及位于漏极选择栅极电极46SD附近的竖直半导体沟道60的组合表示。[0136] 除了漏极选择电极46SD之外，导电层46还可以包括字线46W和任选虚设字线46D，该虚设字线位于未用于存储数据的虚设存储器单元(例如，电荷存储层54的上部部分和下部部分)附近。一个或多个漏极侧虚设字线46D可位于字线46W与漏极选择电极46SD之间。一个或多个源极侧虚设字线46D(为清楚起见未在图15A中示出，但在图21A中示出)可以位于字线46W与源极选择电极46SS之间。如果需要，可存在彼此电连接的多个源极选择电极46SS，以及未电连接到电极46SS并且可与电极46SS分开激活的附加底部源极选择电极46SSB。[0137] 在一个实施方案中，位线108形成在选择器器件187的选择器元件87的二维阵列上方，并且位线108电连接到外围电路的感测放大器。在一个实施方案中，多个位线108沿着第一水平方向hd1横向间隔开，沿着第二水平方向hd2横向延伸，并且电连接到竖直NAND串158的相应列的顶端，该竖直NAND串跨多个存储器块沿着第二水平方向hd2延伸。在一个实施方案中，位线108中的每一者可电连接到位于第一存储器块110A中的相应第一竖直存储器串和第二竖直存储器串(158A,158B)以及位于第二存储器块110B中的相应第三竖直存储器串和第四竖直存储器串(158C,158D)。不同漏极选择电极46SD指状物46F0、46F1、46F2和46F3围绕每个相应的第一竖直存储器串、第二竖直存储器串、第三竖直存储器串和第四竖直存储器串(158A,158B,158C,158D)。竖直存储器串158用奇数“o”或偶数“e”数字来编号，使得例如存在由每个指状物围绕的四行串158(两个奇数和两个偶数)，并且每个位线108电连接到相同编号的串(例如，图17中的位线108A电连接到两个块110A、110B中的四个“零奇数”(“0o”)串(158A‑158D))。[0138] 图18A和18B示出了根据本公开的另选实施方案的选择器元件87的相应平面和非平面横杆配置。在这些实施方案中，每个选择器元件87可由一对存取线存取。具体地讲，每个底部电极872可以是相应下存取线的一部分，并且每个顶部电极876可以是相应上存取线的一部分。下存取线和上存取线可沿着两个垂直方向(诸如第一水平方向和第二水平方向)横向延伸，并且形成具有交叉区的二维矩形阵列的矩形网格。存储器材料层874L可位于下存取线和上存取线之间。位于一对下存取线和上存取线重叠之间的重叠区中的存储器材料层874L的每个区构成存储器元件874。在该实施方案中，存储器材料层874L不必被图案化为柱，并且电极(872,876)包括线而不是图15A和图15B所示的柱的部分。嵌入下存取线的介电材料层873可用于提供用于将存储器材料层874L沉积为平面材料层的平面表面，如图18A所示。另选地，存储器材料层874L可保形地沉积在下存取线的顶部表面和侧壁上，并且上存取线可形成有形貌特征(具有高度变化)，如图18B所示。存储器材料层874L可包含用于提供如上所讨论的至少两种不同电阻率状态的材料中的任一者。在存储器堆叠结构55的二维阵列的操作期间，例如，通过关断被配置为驱动下存取线和上存取线的晶体管，下存取线和上存取线可以是电浮动的。[0139] 图19示出了根据另一个另选实施方案的用于选择器元件87的通孔配置。在这种情况下，可以采用选择器层级介电材料层877，其包括每个存储器堆叠结构55上方的通孔腔体。底部电极872和顶部电极876可形成为如图8A和图8B所示的分立部件，或者可形成为如图18A和图18B所示的下存取线和/或上存取线的部分。底部电极872与存储器元件874之间的接触区域可以限于穿过选择器层级介电材料层877的通孔腔体的底部部分的区域。[0140] 图20示出了根据另一个另选的实施方案的自旋扭矩转换(STT)磁性存储器选择器元件87。在这种情况下，存储器元件874包括自旋扭矩转换(STT)磁性存储器元件，其包含提供至少两种不同电阻率状态的磁性隧道结(MTJ)。电阻率状态取决于由反铁磁钉扎层或结构(为清楚起见未示出)固定(即钉扎)的铁磁固定(即，参考)层874A(例如，CoFeB层)的磁化方向和铁磁游离层874C(例如，另一个CoFeB层)的磁化方向的对准。游离层874C通过隧穿阻挡层874B(诸如MgO层)与固定层874A分离。这些层(874A,874B,874C)形成MTJ。[0141] 参考图21A和图21B，示出了用于包括选择器元件87和存储器堆叠结构55的竖直存储器串158的串联连接的电路图。一般来讲，可采用选择器元件87和存储器堆叠结构55的串联连接，以使得能够选择和禁止每个串158中的存储器堆叠结构55。选择器元件87可以是漏极侧选择器元件，该漏极侧选择器元件是形成在存储器堆叠结构55上方和位线108下方的漏极选择器件187的一部分，如图21A所示。另选地，选择器元件87可以是源极侧选择器元件，该源极侧选择器元件是在存储器堆叠结构55下方(例如，在形成存储器堆叠结构55之前)并且在水平半导体沟道59与存储器堆叠结构55之间形成的源极选择器件287的一部分，如图21B所示。在一个实施方案中，竖直存储器串158可包括漏极侧选择器器件187和源极侧选择器器件287两者。[0142] 图22和图23示出了用于操作包含上述选择器器件187的电路的时序图。时序和振幅是示意性的并且未按比例绘制。图22示出了用于将选择器元件87设定为低(即，较低)电阻率状态的SET编程操作的时序图。图23示出了用于将选择器元件87重置为高(即，较高)电阻率状态的RESET编程操作的时序图。低电阻率状态可以是电阻性存储器材料的“设定”状态、其中导电细丝在细丝形成材料中形成的“形成”状态、或相变存储器材料的结晶状态。高电阻率状态可以是电阻性存储器材料的“重置”状态、其中导电细丝在细丝形成介电材料中被移除的“移除”状态、或相变存储器材料的非晶状态。[0143] 具体地讲，在SET操作中，通过向所选择的存储器串158施加期望的接通电压来接通所选择的存储器串158中的所有导电层46(例如，46W、46D、46SD和46SS/SSB)，并且将SET电压施加到所选择的存储器串158中的选择器元件87以将选择器元件87设定为低电阻率状态。在RESET操作中，通过向所选择的存储器串158施加期望的接通电压来接通所选择的存储器串158中的所有导电层46(例如，46W、46D、46SD和46SS/SSB)，并且将RESET电压施加到所选择的存储器串158中的选择器元件87以将选择器元件87重置为高电阻率状态。设定电压(Vset)可具有与重置电压(Vreset)相比相反的极性和/或不同的量值，这取决于选择器元件87的性质。[0144] 图22和图23的时序图示出了要施加到源极区诸如源极区61的电压(CELSRC)(其在0V和Vsrc之间转变)，要施加到包含水平半导体沟道59的p型阱(例如，半导体材料层10)的电压(CPWELL)(其在0V和Vsrc之间转变)，要施加到位线108的电压(BL)(其可在0V、形成电压或设定电压Vform/Vset与重置电压Vreset之间选择)，对于所选择的串158(sel串)和对于未选择的串158(usel串)要施加到漏极选择电极46SD的电压(SGD)(其从0V和选择栅极接通电压Vsg选择)，要施加到所选择的字线46W的电压(WLsel)(其在0V和读取电压Vread之间选择)，要施加到所选择字线46W的电压(Wruel)(其在0V和读取电压Vread之间选择)，以及对于所选择的串(sel串)和对于未选择的串(usel串)要施加到源极侧选择电极(46SS,46SSB)的电压(SGS)(其从0V和选择栅极接通电压Vsg选择)。[0145] 一般来讲，本公开的实施方案的三维存储器器件可包括多个竖直存储器串158，每个竖直存储器串包含选择器元件87和存储器堆叠结构55的串联连接。可通过以下方式来操作三维存储器器件：通过将第一组存储器串158B内的每个选择器元件87设定为低(即，较低)电阻率状态来激活第一组存储器串158(其可位于例如图17中的第一存储器块110A中的漏极选择电极46SD的第二指状物46F1的区域内)，以及通过将第二组内的每个存储器元件87设定为高(即，较高)电阻率状态来停用第二组存储器串158A、158C和/或158D(其可位于例如漏极选择电极46SD的第一指状物46F0、第三指状物46F2和/或第四指状物46F3的区域内)。操作选自对第一组存储器串158B内的至少一个存储器元件(其可位于电荷存储层54的与所选择的字线46W相邻的相应部分内)进行编程和/或读取，同时停用第二组存储器串158A、158C和/或158D。[0146] 图24A示出了在包含连接到公共位线BL108A以及四十八个字线46W的上述四个存储器串158A、158B、158C和158D的电路中在与所选择的字线46W(为简单起见在图24A中标记为WL1)相邻的所选择的存储器单元54S的读取操作期间具有操作电压条件的电路图。位线108A在读取操作期间连接到感测放大器700A。存储器串158A、158B、158C和158D包括竖直NAND串，为简单起见，这些竖直NAND串在图24A中分别被标记为串0、串1、串2和串3。串0可位于第一指状物46F0的区域内，并且可由第一指状物46F0激活。串1可位于第二指状物46F1的区域内，并且可由第二指状物46F1激活。串2可位于第三指状物46F2的区域内，并且可由第三指状物46F2激活。串3可位于第四指状物46F3的区域内，并且可由第四指状物46F3激活。仅连接到第二串(串1)的选择器元件87处于低电阻率状态(LRS)，并且其他选择器元件87处于高电阻率状态(HRS)。[0147] 第二串(串1)的漏极选择晶体管97的漏极选择电极(即，电极46SD的指状物46F1)通过施加接通电压Vsg(诸如负电压诸如‑5V)或任何其他合适的电压来接通第二串，并且其他串(即，0、2和3)的漏极选择晶体管97的漏极选择电极被设定为0V以关断其他串。同样，连接到第二串(串1)的源极选择电极46SS通过施加‑5V(或任何合适的电压)来接通第二串，并且连接到其他串的源极选择电极被设定为0V以关断其他串。示出了包括四十八个字线(从WL0到WL47)的配置。在这种情况下，所选择的字线是第二字线(WL1)。将合适的电压施加到字线中的每一者以选择第二字线(WL1)并取消选择所有其他字线。任选地，代替每个NAND串的漏极侧上的选择器元件87或者除了该选择器元件之外，可以在源极侧上提供双终端选择器元件87。可以对所选择的存储器元件54S执行读取操作，即，位于第二NAND串158B中并且与第二字线(WL1)相邻的存储器元件。[0148] 图24B示出了图24A所示的电路的读取操作的时序图。如图24B所示，在读取操作之前，使用图22所示的时序图将所选择的存储器串158B(即，串1)中的选择器元件87设定为低电阻率状态。然后执行读取操作，如上文相对于图24A所述。在读取操作之后，然后使用图23所示的时序图将所选择的存储器串158B(即，串1)中的选择器元件87重置为高电阻率状态。[0149] 参考图25A，示出了在图24A所示的所选择的存储器单元54S的编程操作期间的电路图。在这种情况下，仅将位于所选择的NAND串的漏极侧上的选择器元件87设定为低电阻率状态。可将合适的电压施加到三维存储器器件的各种节点以对所选择的存储器单元进行编程。[0150] 图25B示出了图25A所示的电路的编程操作的时序图。如图25B所示，在编程操作之前，使用图22所示的时序图将所选择的存储器串158B(即，串1)中的选择器元件87设定为低电阻率状态。然后执行编程和编程验证操作，如上文关于图25A所述。在编程和验证操作之后，然后使用图23所示的时序图将所选择的存储器串158B(即，串1)中的选择器元件87重置为高电阻率状态。[0151] 参考图26A，示出了在图24A所示的电路的擦除操作期间的电路图。在设定为所有选择器元件87的低电阻率状态之后，所有竖直半导体沟道60可在擦除电压Vera下偏置。[0152] 图26B示出了图26A所示的电路的擦除操作的时序图。如图26B所示，使用图22所示的时序图，将所有存储器串158A‑158D(即，串0‑3)的选择器元件87设定为擦除操作之前的低电阻率状态。然后执行擦除操作，如上文关于图26A所述。然后使用图23所示的时序图，在擦除读取操作之后，将所有存储器串的选择器元件87重置为高电阻率状态。[0153] 参见所有附图并根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电字线层46W的位于衬底(9,10)上方的交替堆叠；以及多个竖直存储器串158，其中每个竖直存储器串158包括存储器堆叠结构55和选择器元件87的串联连接。存储器堆叠结构55中的每一者延伸穿过交替堆叠(32,46W)并且包括相应的存储器膜50和相应的竖直半导体沟道60。选择器元件87中的每一者包括被配置为提供至少两种不同电阻率状态(高电阻率状态和低电阻率状态)的双终端器件。高电阻率状态的电阻率与18 4低电阻率状态的电阻率的比率可以在30至1.0×10 的范围内，诸如为1.0×10 至1.0×1210 ，但也可采用更小和更大的比率。[0154] 在一个实施方案中，三维存储器器件包括位线108，该位线沿着第一水平方向hd1横向间隔开，沿着第二水平方向hd2横向延伸，并且电连接到竖直存储器串158的顶端。在一个实施方案中，选择器元件87中的每一者位于交替堆叠(32,46W)和位线108之间，而虚设字线46D位于选择器元件86和导电字线层46W之间。[0155] 在一个实施方案中，选择器元件87中的每一者包括底部电极872、存储器元件874和顶部电极876的竖直堆叠，顶部电极876电连接到位线108中的一者，并且底部电极872通过相应漏极区63电连接到竖直半导体沟道60中的相应一者。在一个实施方案中，相应漏极区63接触底部电极872以及竖直半导体沟道60中的相应一者。[0156] 在一个实施方案中，存储器元件874包括空位调制存储器元件，该空位调制存储器元件在介电金属氧化物材料内提供可变密度的氧空位，这取决于跨其施加的电场的方向和量值。[0157] 在一个实施方案中，存储器元件874包括导电桥存储器元件，该导电桥存储器元件在介电膜内提供可变密度的导电细丝，这取决于跨其施加的电场的方向和量值。[0158] 在一个实施方案中，存储器元件874包括相变存储器元件，该相变存储器元件提供至少两种不同的电阻率状态，这取决于其中包含的相变材料的结晶度。[0159] 在一个实施方案中，存储器元件874包括包含MTJ的自旋扭矩转换(STT)磁性存储器元件，该STT磁性存储器元件提供至少两种不同的电阻率状态，这取决于其中参考层的磁化方向和其中游离层的磁化方向的对准。[0160] 在一个实施方案中，选择器元件87具有柱结构，该柱结构具有均匀的水平横截面形状，该水平横截面形状不随水平横截面平面沿着竖直方向的平移而变化。[0161] 在一个实施方案中，选择器元件87的顶部电极876和选择器元件的底部电极872沿着不同的水平方向横向延伸，并且存储器元件874位于顶部电极876和底部电极872之间的重叠区域内。[0162] 在一个实施方案中，存储器堆叠结构55中的每一者位于竖直延伸穿过交替堆叠(32,46)的相应存储器开口49内，竖直半导体沟道60的每个底端电连接到衬底(9,10)内的半导体材料层10，并且每个存储器膜50包括堆叠，该堆叠包括相应阻挡电介质52、相应的一组电荷存储元件(其可体现为例如电荷存储层54的部分)和相应隧穿电介质56。在一个实施方案中，每个竖直存储器串158包括存储器堆叠结构55和选择器器件(187,287)的串联连接。选择器器件(187,287)包括选择晶体管97和选择器元件87的串联连接。[0163] 在一个实施方案中，交替堆叠(32,46)包括平台区，其中在交替堆叠(32,46)内除最顶部导电层46之外的每个导电层46比在交替堆叠(32,46)内的任何覆盖导电层46横向延伸得更远。平台区包括交替堆叠(32,46)的阶梯式表面，这些阶梯式表面从交替堆叠(32,46)内的最底部层连续地延伸到交替堆叠(32,46)内的最顶部层。支撑柱结构20可以延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。[0164] 示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(具体体现为该至少一个半导体器件700的子集)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每一个的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(具体体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。[0165] 选择器元件87可被编程为激活和停用所选择的竖直NAND串158，从而减少泄漏电流和增高三维存储器器件中的损耗。因此，所选择的竖直NAND串158B的激活可以变得更具选择性，其中更有效地抑制通过未选择的竖直NAND串158A、158C和158D的泄漏电流。选择器元件87可在低电阻率状态下提供欧姆或接近欧姆传导。此外，选择器器件187可包括具有一个选择电极(例如，漏极选择电极46SD)的仅一个选择晶体管97。这通过省略器件的相同侧(例如，漏极侧)上的附加选择晶体管和选择电极来为字线46W提供更多空间。与可通过相对简单的工艺形成的选择晶体管相比，双终端选择器元件87具有相对简单的结构。[0166] 虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

专利地区：美国

专利申请日期：2019-12-27

专利公开日期：2024-07-26

专利公告号：CN113196490B