有源矩阵基板及其制造方法实用新型专利

专利名称：有源矩阵基板及其制造方法

专利类型：实用新型专利

专利申请号：CN202011484960.1

专利申请（专利权）人：夏普株式会社
权利人地址：日本大阪府

专利发明（设计）人：今井元,大东彻,上田辉幸,原义仁,前田昌纪,川崎达也,平田义晴,菊池哲郎

专利摘要：提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。有源矩阵基板具备多个源极总线、覆盖源极总线的下部绝缘层、形成在下部绝缘层的上方的多个栅极总线、以及与各像素区域对应配置的氧化物半导体TFT，氧化物半导体TFT具有：氧化物半导体层，其配置在下部绝缘层上；以及栅极电极，其配置在氧化物半导体层的上方，形成在与栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，栅极电极由层间绝缘层覆盖，栅极总线配置在层间绝缘层上、以及形成于层间绝缘层的栅极接触孔内，在栅极接触孔内连接到栅极电极。

主权利要求：
1.一种有源矩阵基板，具有多个像素区域，其特征在于，具备：基板；
多个源极总线，其支撑于上述基板的主面，在第1方向上延伸；
下部绝缘层，其覆盖上述多个源极总线；
多个栅极总线，其形成在上述下部绝缘层的上方，在与上述第1方向交叉的第2方向上延伸；以及氧化物半导体TFT和像素电极，其与上述多个像素区域中的每一个像素区域对应配置，在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT具有：
氧化物半导体层，其配置在上述下部绝缘层上，包含沟道区域、以及分别位于上述沟道区域的两侧的第1区域和第2区域，上述第1区域电连接到上述多个源极总线中的对应的1个源极总线，上述第2区域电连接到上述像素电极；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的至少上述沟道区域上，形成在与上述多个栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，上述氧化物半导体层和上述栅极电极由层间绝缘层覆盖，上述层间绝缘层具有使上述栅极电极的一部分露出的至少1个栅极接触孔，上述多个栅极总线中的1个栅极总线配置在上述层间绝缘层上以及上述至少1个栅极接触孔内，在上述至少1个栅极接触孔内电连接到上述栅极电极，在上述多个像素区域中的每一个像素区域中，
上述氧化物半导体TFT还具有：
源极电极，其是与上述对应的1个源极总线使用相同导电膜一体地形成的；
连接电极，其与上述栅极电极形成于同一层；以及
第1绝缘层，其配置在上述连接电极与上述下部绝缘层之间，并且与上述栅极绝缘层形成于同一层，上述下部绝缘层具有使上述源极电极的一部分露出的源极用开口部，上述第1绝缘层具有第1开口部，上述第1开口部使上述氧化物半导体层的上述第1区域的一部分露出，并且，在从上述基板的上述主面的法线方向观看时，与上述源极用开口部至少部分地重叠，上述连接电极在包含上述下部绝缘层的上述源极用开口部以及上述第1绝缘层的上述第1开口部的源极接触孔内，电连接到上述氧化物半导体层的上述第1区域的上述一部分以及上述源极电极的上述一部分。
2.根据权利要求1所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT还具有将上述氧化物半导体层的上述第2区域与上述像素电极连接的漏极电极，上述漏极电极与上述多个栅极总线形成在同一层。
3.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT的上述栅极电极在从上述基板的上述主面的法线方向观看时，包含与上述氧化物半导体层重叠的第1部分、以及从上述第1部分以与上述氧化物半导体层不重叠的方式延伸的延伸设置部，上述至少1个栅极接触孔配置为使上述栅极电极的上述延伸设置部的一部分露出。
4.根据权利要求3所述的有源矩阵基板，
在从上述基板的上述主面的法线方向观看时，上述多个像素区域中的每一个像素区域具有与上述多个源极总线形成于同一层的电极和配线都不存在的源极金属不存在区域，在从上述基板的上述主面的法线方向观看时，上述至少1个栅极接触孔位于上述源极金属不存在区域的内部。
5.根据权利要求4所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔在从上述基板的上述主面的法线方向观看时，以横跨上述栅极电极的缘部的方式配置。
6.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔在从上述基板的上述主面的法线方向观看时，与上述氧化物半导体层的上述沟道区域至少部分地重叠。
7.根据权利要求3所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔包含空开间隔配置的多个栅极接触孔。
8.根据权利要求7所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，上述栅极电极的上述延伸设置部包含分别配置在上述第1部分的两侧的第1延伸设置部和第2延伸设置部，上述多个栅极接触孔包含配置为与上述第1延伸设置部重叠的第1栅极接触孔、以及配置为与上述第2延伸设置部重叠的第2栅极接触孔。
9.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，
上述氧化物半导体TFT还具有与上述对应的1个源极总线使用相同导电膜一体地形成的源极电极，上述下部绝缘层具有使上述源极电极的一部分露出的源极用开口部，上述氧化物半导体层的上述第1区域在上述源极用开口部内电连接到上述源极电极的上述一部分。
10.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，
上述氧化物半导体TFT还具有下部导电部，上述下部导电部配置在上述氧化物半导体层与上述基板之间，并且与上述多个源极总线形成在同一层，上述栅极绝缘层和上述下部绝缘层具有使上述下部导电部的一部分露出的下部栅极接触孔，上述栅极电极在上述下部栅极接触孔内电连接到上述下部导电部。
11.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，
上述氧化物半导体层具有第2开口部或切口部，上述第2开口部或切口部在从上述基板的上述主面的法线方向观看时，与上述源极用开口部和上述第1开口部双方至少部分地重叠，上述源极接触孔还包含上述氧化物半导体层的上述第2开口部或上述切口部。
12.根据权利要求1或2所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，上述栅极电极以与对应的1个栅极总线重叠的方式，在上述第2方向上延伸。
13.根据权利要求12所述的有源矩阵基板，
在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，整个上述栅极电极与上述对应的1个栅极总线重叠。
14.根据权利要求1或2所述的有源矩阵基板，
上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。
15.根据权利要求14所述的有源矩阵基板，
上述In‑Ga‑Zn‑O系半导体包含结晶质部分。
16.一种有源矩阵基板，具有多个像素区域，其特征在于，具备：基板；
多个源极总线，其支撑于上述基板的主面，在第1方向上延伸；
下部绝缘层，其覆盖上述多个源极总线；
多个栅极总线，其形成在上述下部绝缘层的上方，在与上述第1方向交叉的第2方向上延伸；以及氧化物半导体TFT和像素电极，其与上述多个像素区域中的每一个像素区域对应配置，在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT具有：
氧化物半导体层，其配置在上述下部绝缘层上，包含沟道区域、以及分别位于上述沟道区域的两侧的第1区域和第2区域，上述第1区域电连接到上述多个源极总线中的对应的1个源极总线，上述第2区域电连接到上述像素电极；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的至少上述沟道区域上，形成在与上述多个栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，上述氧化物半导体层和上述栅极电极由层间绝缘层覆盖，上述层间绝缘层具有使上述栅极电极的一部分露出的至少1个栅极接触孔，上述多个栅极总线中的1个栅极总线配置在上述层间绝缘层上以及上述至少1个栅极接触孔内，在上述至少1个栅极接触孔内电连接到上述栅极电极，在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT的上述栅极电极在从上述基板的上述主面的法线方向观看时，包含与上述氧化物半导体层重叠的第1部分、以及从上述第1部分以与上述氧化物半导体层不重叠的方式延伸的延伸设置部，上述至少1个栅极接触孔配置为使上述栅极电极的上述延伸设置部的一部分露出，在上述多个像素区域中的每一个像素区域中，上述氧化物半导体层还包含其它沟道区域，在从上述基板的上述主面的法线方向观看时，上述栅极电极还包含与上述其它沟道区域重叠的第2部分，上述栅极电极的上述延伸设置部包含位于上述第1部分与上述第2部分之间的第3部分，上述至少1个栅极接触孔配置在上述延伸设置部的上述第3部分上。
17.根据权利要求16所述的有源矩阵基板，
上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。
18.根据权利要求17所述的有源矩阵基板，
上述In‑Ga‑Zn‑O系半导体包含结晶质部分。
19.一种有源矩阵基板的制造方法，上述有源矩阵基板具有多个像素区域，并且具备与上述多个像素区域中的每一个像素区域对应配置的氧化物半导体TFT，上述有源矩阵基板的制造方法的特征在于，包含：
工序(a)，在基板上形成源极用导电膜，并进行上述源极用导电膜的图案化，从而形成包含多个源极总线、以及各像素区域中的上述氧化物半导体TFT的源极电极的源极金属层，上述各像素区域中的上述源极电极电连接到上述多个源极总线中的对应的1个源极总线；
工序(b)，在上述源极金属层上形成下部绝缘层，在上述各像素区域中，在上述下部绝缘层形成使上述氧化物半导体TFT的上述源极电极的一部分露出的源极用开口部；
工序(c)，在上述各像素区域中，在上述下部绝缘层上和上述源极用开口部内形成上述氧化物半导体TFT的氧化物半导体层，上述氧化物半导体层在上述源极用开口部内电连接到上述源极电极；
工序(d)，在上述各像素区域中，在上述氧化物半导体层的一部分上隔着栅极绝缘层形成栅极电极；
工序(e)，在上述各像素区域中，以覆盖上述氧化物半导体层和上述栅极电极的方式形成层间绝缘层，在上述层间绝缘层形成使上述栅极电极的一部分露出的至少1个栅极接触孔；
工序(f)，在上述层间绝缘层上形成栅极用导电膜，并进行上述栅极用导电膜的图案化，从而形成包含多个栅极总线的栅极金属层，在上述各像素区域中，上述多个栅极总线中的1个栅极总线在上述至少1个栅极接触孔内电连接到上述栅极电极；以及工序(g)，在上述各像素区域形成像素电极，上述像素电极电连接到上述氧化物半导体TFT的上述氧化物半导体层，上述多个源极总线支撑于上述基板的主面，
在上述多个像素区域中的每一个像素区域中，
上述氧化物半导体TFT还具有：
连接电极，其与上述栅极电极形成于同一层；以及
第1绝缘层，其配置在上述连接电极与上述下部绝缘层之间，并且与上述栅极绝缘层形成于同一层，上述氧化物半导体层包含沟道区域以及分别位于上述沟道区域的两侧的第1区域和第
2区域，上述第1区域电连接到上述多个源极总线中的对应的1个源极总线，上述第2区域电连接到上述像素电极，上述第1绝缘层具有第1开口部，上述第1开口部使上述氧化物半导体层的上述第1区域的一部分露出，并且，在从上述基板的上述主面的法线方向观看时，与上述源极用开口部至少部分地重叠，上述连接电极在包含上述下部绝缘层的上述源极用开口部以及上述第1绝缘层的上述第1开口部的源极接触孔内，电连接到上述氧化物半导体层的上述第1区域的上述一部分以及上述源极电极的上述一部分。
20.根据权利要求19所述的有源矩阵基板的制造方法，在上述工序(e)中，在上述层间绝缘层，与上述至少1个栅极接触孔同时形成使上述氧化物半导体层的一部分露出的漏极用开口部，在上述工序(f)中，上述栅极金属层包含上述各像素区域的上述氧化物半导体TFT的漏极电极，上述漏极电极在上述漏极用开口部内电连接到上述氧化物半导体层的上述一部分。
21.根据权利要求19或20所述的有源矩阵基板的制造方法，上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。
22.根据权利要求21所述的有源矩阵基板的制造方法，上述In‑Ga‑Zn‑O系半导体包含结晶质部分。
23.一种有源矩阵基板的制造方法，上述有源矩阵基板具有多个像素区域，并且具备与上述多个像素区域中的每一个像素区域对应配置的氧化物半导体TFT，上述有源矩阵基板的制造方法的特征在于，包含：
工序(A)，在基板上形成源极用导电膜，并进行上述源极用导电膜的图案化，从而形成包含多个源极总线、以及各像素区域中的上述氧化物半导体TFT的源极电极的源极金属层，上述各像素区域中的上述源极电极电连接到上述多个源极总线中的对应的1个源极总线；
工序(B)，在上述源极金属层上形成下部绝缘层；
工序(C)，在上述各像素区域中，在上述下部绝缘层上形成上述氧化物半导体TFT的氧化物半导体层；
工序(D)，在上述各像素区域中，以覆盖上述氧化物半导体层的方式形成栅极绝缘膜，在上述栅极绝缘膜和上述下部绝缘层形成使上述源极电极的一部分和上述氧化物半导体层的一部分露出的源极接触孔；
工序(E)，在上述栅极绝缘膜上形成栅极电极膜，并进行上述栅极电极膜和上述栅极绝缘膜的图案化，从而由上述栅极绝缘膜形成栅极绝缘层和第1绝缘层，由上述栅极电极膜形成位于上述栅极绝缘层上的栅极电极、以及位于上述第1绝缘层上的连接电极，上述连接电极在上述源极接触孔内电连接到上述氧化物半导体层的上述一部分和上述源极电极的上述一部分；
工序(F)，在上述各像素区域中，以覆盖上述氧化物半导体层、上述连接电极以及上述栅极电极的方式形成层间绝缘层，在上述层间绝缘层形成使上述栅极电极的一部分露出的至少1个栅极接触孔；
工序(G)，在上述层间绝缘层上形成栅极用导电膜，并进行上述栅极用导电膜的图案化，从而形成包含多个栅极总线的栅极金属层，在上述各像素区域中，上述多个栅极总线中的1个栅极总线在上述至少1个栅极接触孔内电连接到上述栅极电极；以及工序(H)，在上述各像素区域形成像素电极，上述像素电极电连接到上述氧化物半导体TFT的上述氧化物半导体层。
24.根据权利要求23所述的有源矩阵基板的制造方法，在上述工序(A)中，上述源极金属层还包含上述各像素区域中的上述氧化物半导体TFT的下部导电部，上述工序(D)还包含在上述栅极绝缘膜和上述下部绝缘层形成使上述下部导电部的一部分露出的下部栅极接触孔的工序，在上述工序(E)中，上述栅极电极形成在上述栅极绝缘层上、以及上述下部栅极接触孔内，在上述下部栅极接触孔内电连接到上述下部导电部的上述一部分。
25.根据权利要求23或24所述的有源矩阵基板的制造方法，在上述工序(F)中，在上述层间绝缘层，与上述至少1个栅极接触孔同时形成使上述氧化物半导体层的一部分露出的漏极用开口部，在上述工序(G)中，上述栅极金属层包含上述各像素区域的上述氧化物半导体TFT的漏极电极，上述漏极电极在上述漏极用开口部内电连接到上述氧化物半导体层的上述一部分。
26.根据权利要求23或24所述的有源矩阵基板的制造方法，在上述工序(C)中，上述氧化物半导体层具有开口部或切口部，上述工序(D)包含在上述第1绝缘层和上述下部绝缘层分别以与上述氧化物半导体层的上述开口部或上述切口部至少部分地重叠的方式形成源极用开口部和第1开口部的工序，上述源极接触孔包括上述源极用开口部、上述第1开口部、以及上述氧化物半导体层的上述开口部或上述切口部。
27.根据权利要求23或24所述的有源矩阵基板的制造方法，上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。
28.根据权利要求27所述的有源矩阵基板的制造方法，上述In‑Ga‑Zn‑O系半导体包含结晶质部分。 说明书 : 有源矩阵基板及其制造方法技术领域[0001] 本发明涉及有源矩阵基板及其制造方法。背景技术[0002] 具备按每个像素设置有开关元件的有源矩阵基板的显示装置已得到广泛应用。具备薄膜晶体管(ThinFilmTransistor：以下称为“TFT”)作为开关元件的有源矩阵基板被称为TFT基板。此外，在本说明书中，将与显示装置的像素对应的TFT基板的部分称为像素区域或像素。另外，将在有源矩阵基板的各像素中作为开关元件设置的TFT称为“像素TFT”。在TFT基板中设置有多个源极总线和多个栅极总线，在它们的交叉部附近配置有像素TFT。像素TFT的源极电极连接到源极总线中的1个源极总线，栅极电极连接到栅极总线中的1个栅极总线。[0003] 近年来，已提出使用氧化物半导体来代替非晶硅、多晶硅作为TFT的活性层的材料。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅的迁移率高的迁移率。因此，氧化物半导体TFT能比非晶硅TFT高速地动作。另外，氧化物半导体膜通过比多晶硅膜简单的工艺形成，因此也能够应用于需要大面积的装置。[0004] 虽然多数氧化物半导体TFT为底栅型TFT，但也已提出了顶栅型的氧化物半导体TFT。[0005] 专利文献1公开了一种顶栅型TFT，其中在氧化物半导体层的一部分上隔着栅极绝缘层配置有栅极电极，在覆盖栅极电极的绝缘层上配置有源极和漏极电极。[0006] 另一方面，本申请人的专利文献2提出了在比栅极总线靠基板侧设置源极电极和源极总线的基板结构(以下，称为“下部源极配线结构”)。在该结构中，源极总线配置在比氧化物半导体TFT的氧化物半导体层靠基板侧，栅极总线配置在氧化物半导体层的上方。根据具有下部源极配线结构TFT的基板(以下，简称为“下部源极配线基板”。)，能够加厚位于源极总线与栅极总线之间的绝缘层，因此，能降低在这些总线的交叉部产生的寄生电容。[0007] 现有技术文献[0008] 专利文献[0009] 专利文献1：特开2015‑109315号公报[0010] 专利文献2：国际公开第2015/186619号发明内容[0011] 发明要解决的问题[0012] 在将顶栅型的氧化物半导体TFT用作像素TFT的TFT基板(例如下部源极配线基板)中，各栅极总线例如隔着栅极绝缘层配置在对应的氧化物半导体TFT的氧化物半导体层的上方，以横跨多个像素TFT的氧化物半导体层的缘部(边缘部)的方式延伸。[0013] 经本申请的发明人研究，根据上述构成，在TFT阵列的制造工艺中，由于蓄积于栅极总线的电荷，在位于其下方的氧化物半导体层的边缘部可能会发生ESD(Electro‑StaticDischarge；静电放电)。这可能成为源极‑栅极间产生漏电的因素。后面将参照图16A～图16C详细描述。[0014] 本发明的一个实施方式提供具备顶栅型的氧化物半导体TFT并且能抑制由于ESD导致的源极‑栅极间的漏电的有源矩阵基板。[0015] 用于解决问题的方案[0016] 本说明书公开了记载于以下项目中的有源矩阵基板、以及有源矩阵基板的制造方法。[0017] [项目1]一种有源矩阵基板，具有多个像素区域，其特征在于，具备：[0018] 基板；[0019] 多个源极总线，其支撑于上述基板的主面，在第1方向上延伸；[0020] 下部绝缘层，其覆盖上述多个源极总线；[0021] 多个栅极总线，其形成在上述下部绝缘层的上方，在与上述第1方向交叉的第2方向上延伸；以及[0022] 氧化物半导体TFT和像素电极，其与上述多个像素区域中的每一个像素区域对应配置，[0023] 在上述多个像素区域中的每一个像素区域中，[0024] 上述氧化物半导体TFT具有：[0025] 氧化物半导体层，其配置在上述下部绝缘层上，包含沟道区域、以及分别位于上述沟道区域的两侧的第1区域和第2区域，上述第1区域电连接到上述多个源极总线中的对应的1个源极总线，上述第2区域电连接到上述像素电极；以及[0026] 栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的至少上述沟道区域上，形成在与上述多个栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，[0027] 上述氧化物半导体层和上述栅极电极由层间绝缘层覆盖，上述层间绝缘层具有使上述栅极电极的一部分露出的至少1个栅极接触孔，[0028] 上述多个栅极总线中的1个栅极总线配置在上述层间绝缘层上以及上述至少1个栅极接触孔内，在上述至少1个栅极接触孔内电连接到上述栅极电极。[0029] [项目2]根据项目1所述的有源矩阵基板，[0030] 在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT还具有将上述氧化物半导体层的上述第2区域与上述像素电极连接的漏极电极，[0031] 上述漏极电极与上述多个栅极总线形成在同一层。[0032] [项目3]根据项目1或2所述的有源矩阵基板，[0033] 在上述多个像素区域中的每一个像素区域中，上述氧化物半导体TFT的上述栅极电极在从上述基板的上述主面的法线方向观看时，包含与上述氧化物半导体层重叠的第1部分、以及从上述第1部分以与上述氧化物半导体层不重叠的方式延伸的延伸设置部，[0034] 上述至少1个栅极接触孔配置为使上述栅极电极的上述延伸设置部的一部分露出。[0035] [项目4]根据项目3所述的有源矩阵基板，[0036] 在从上述基板的上述主面的法线方向观看时，上述多个像素区域中的每一个像素区域具有与上述多个源极总线形成于同一层的电极和配线都不存在的源极金属不存在区域，[0037] 在从上述基板的上述主面的法线方向观看时，上述至少1个栅极接触孔位于上述源极金属不存在区域的内部。[0038] [项目5]根据项目4所述的有源矩阵基板，[0039] 在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔在从上述基板的上述主面的法线方向观看时，以横跨上述栅极电极的缘部的方式配置。[0040] [项目6]根据项目1或2所述的有源矩阵基板，[0041] 在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔在从上述基板的上述主面的法线方向观看时，与上述氧化物半导体层的上述沟道区域至少部分地重叠。[0042] [项目7]根据项目3至5中的任意一项所述的有源矩阵基板，[0043] 在上述多个像素区域中的每一个像素区域中，上述至少1个栅极接触孔包含空开间隔配置的多个栅极接触孔。[0044] [项目8]根据项目7所述的有源矩阵基板，[0045] 在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，[0046] 上述栅极电极的上述延伸设置部包含分别配置在上述第1部分的两侧的第1延伸设置部和第2延伸设置部，[0047] 上述多个栅极接触孔包含配置为与上述第1延伸设置部重叠的第1栅极接触孔、以及配置为与上述第2延伸设置部重叠的第2栅极接触孔。[0048] [项目9]根据项目1至8中的任意一项所述的有源矩阵基板，[0049] 在上述多个像素区域中的每一个像素区域中，[0050] 上述氧化物半导体TFT还具有与上述对应的1个源极总线使用相同导电膜一体地形成的源极电极，[0051] 上述下部绝缘层具有使上述源极电极的一部分露出的源极用开口部，[0052] 上述氧化物半导体层的上述第1区域在上述源极用开口部内电连接到上述源极电极的上述一部分。[0053] [项目10]根据项目1至8中的任意一项所述的有源矩阵基板，[0054] 在上述多个像素区域中的每一个像素区域中，[0055] 上述氧化物半导体TFT还具有：[0056] 源极电极，其是与上述对应的1个源极总线使用相同导电膜一体地形成的；[0057] 连接电极，其与上述栅极电极形成于同一层；以及第1绝缘层，其配置在上述连接电极与上述下部绝缘层之间，并且与上述栅极绝缘层形成于同一层，[0058] 上述下部绝缘层具有使上述源极电极的一部分露出的源极用开口部，[0059] 上述第1绝缘层具有第1开口部，上述第1开口部使上述氧化物半导体层的上述第1区域的一部分露出，并且，在从上述基板的上述主面的法线方向观看时，与上述源极用开口部至少部分地重叠，[0060] 上述连接电极在包含上述下部绝缘层的上述源极用开口部以及上述第1绝缘层的上述第1开口部的源极接触孔内，电连接到上述氧化物半导体层的上述第1区域的上述一部分以及上述源极电极的上述一部分。[0061] [项目11]根据项目10所述的有源矩阵基板，[0062] 在上述多个像素区域中的每一个像素区域中，[0063] 上述氧化物半导体TFT还具有下部导电部，上述下部导电部配置在上述氧化物半导体层与上述基板之间，并且与上述多个源极总线形成在同一层，[0064] 上述栅极绝缘层和上述下部绝缘层具有使上述下部导电部的一部分露出的下部栅极接触孔，[0065] 上述栅极电极在上述下部栅极接触孔内电连接到上述下部导电部。[0066] [项目12]根据项目10或11所述的有源矩阵基板，[0067] 在上述多个像素区域中的每一个像素区域中，[0068] 上述氧化物半导体层具有第2开口部或切口部，上述第2开口部或切口部在从上述基板的上述主面的法线方向观看时，与上述源极用开口部和上述第1开口部双方至少部分地重叠，[0069] 上述源极接触孔还包含上述氧化物半导体层的上述第2开口部或上述切口部。[0070] [项目13]根据项目1至12中的任意一项所述的有源矩阵基板，[0071] 在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，上述栅极电极以与对应的1个栅极总线重叠的方式，在上述第2方向上延伸。[0072] [项目14]根据项目13所述的有源矩阵基板，[0073] 在上述多个像素区域中的每一个像素区域中，在从上述基板的上述主面的法线方向观看时，整个上述栅极电极与上述对应的1个栅极总线重叠。[0074] [项目15]根据项目3至5中的任意一项所述的有源矩阵基板，[0075] 在上述多个像素区域中的每一个像素区域中，上述氧化物半导体层还包含其它沟道区域，[0076] 在从上述基板的上述主面的法线方向观看时，上述栅极电极还包含与上述其它沟道区域重叠的第2部分，[0077] 上述栅极电极的上述延伸设置部包含位于上述第1部分与上述第2部分之间的第3部分，[0078] 上述至少1个栅极接触孔配置在上述延伸设置部的上述第3部分上。[0079] [项目16]根据项目1至15中的任意一项所述的有源矩阵基板，[0080] 上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。[0081] [项目17]根据项目16所述的有源矩阵基板，[0082] 上述In‑Ga‑Zn‑O系半导体包含结晶质部分。[0083] [项目18]一种有源矩阵基板的制造方法，上述有源矩阵基板具有多个像素区域，并且具备与上述多个像素区域中的每一个像素区域对应配置的氧化物半导体TFT，[0084] 上述有源矩阵基板的制造方法的特征在于，包含：[0085] 工序(a)，在基板上形成源极用导电膜，并进行上述源极用导电膜的图案化，从而形成包含多个源极总线、以及各像素区域中的上述氧化物半导体TFT的源极电极的源极金属层，上述各像素区域中的上述源极电极电连接到上述多个源极总线中的对应的1个源极总线；[0086] 工序(b)，在上述源极金属层上形成下部绝缘层，在上述各像素区域中，在上述下部绝缘层形成使上述氧化物半导体TFT的上述源极电极的一部分露出的源极用开口部；[0087] 工序(c)，在上述各像素区域中，在上述下部绝缘层上和上述源极用开口部内形成上述氧化物半导体TFT的氧化物半导体层，上述氧化物半导体层在上述源极用开口部内电连接到上述源极电极；[0088] 工序(d)，在上述各像素区域中，在上述氧化物半导体层的一部分上隔着栅极绝缘层形成栅极电极；[0089] 工序(e)，在上述各像素区域中，以覆盖上述氧化物半导体层和上述栅极电极的方式形成层间绝缘层，在上述层间绝缘层形成使上述栅极电极的一部分露出的至少1个栅极接触孔；[0090] 工序(f)，在上述层间绝缘层上形成栅极用导电膜，并进行上述栅极用导电膜的图案化，从而形成包含上述多个栅极总线的栅极金属层，在上述各像素区域中，上述多个栅极总线中的1个栅极总线在上述至少1个栅极接触孔内电连接到上述栅极电极；以及[0091] 工序(g)，在上述各像素区域形成像素电极，上述像素电极电连接到上述氧化物半导体TFT的上述氧化物半导体层。[0092] [项目19]根据项目18所述的有源矩阵基板的制造方法，[0093] 在上述工序(e)中，在上述层间绝缘层，与上述至少1个栅极接触孔同时形成使上述氧化物半导体层的一部分露出的漏极用开口部，[0094] 在上述工序(f)中，上述栅极金属层包含上述各像素区域的上述氧化物半导体TFT的漏极电极，上述漏极电极在上述漏极用开口部内电连接到上述氧化物半导体层的上述一部分。[0095] [项目20]一种有源矩阵基板的制造方法，上述有源矩阵基板具有多个像素区域，并且具备与上述多个像素区域中的每一个像素区域对应配置的氧化物半导体TFT，[0096] 上述有源矩阵基板的制造方法的特征在于，包含：[0097] 工序(A)，在基板上形成源极用导电膜，并进行上述源极用导电膜的图案化，从而形成包含多个源极总线、以及各像素区域中的上述氧化物半导体TFT的源极电极的源极金属层，上述各像素区域中的上述源极电极电连接到上述多个源极总线中的对应的1个源极总线；[0098] 工序(B)，在上述源极金属层上形成下部绝缘层；[0099] 工序(C)，在上述各像素区域中，在上述下部绝缘层上形成上述氧化物半导体TFT的氧化物半导体层；[0100] 工序(D)，在上述各像素区域中，以覆盖上述氧化物半导体层的方式形成栅极绝缘膜，在上述栅极绝缘膜和上述下部绝缘层形成使上述源极电极的一部分和上述氧化物半导体层的一部分露出的源极接触孔；[0101] 工序(E)，在上述栅极绝缘膜上形成栅极电极膜，并进行上述栅极电极膜和上述栅极绝缘膜的图案化，从而由上述栅极绝缘膜形成栅极绝缘层和第1绝缘层，由上述栅极电极膜形成位于上述栅极绝缘层上的栅极电极、以及位于上述第1绝缘层上的连接电极，上述连接电极在上述源极接触孔内电连接到上述氧化物半导体层的上述一部分和上述源极电极的上述一部分；[0102] 工序(F)，在上述各像素区域中，以覆盖上述氧化物半导体层、上述连接电极以及上述栅极电极的方式形成层间绝缘层，在上述层间绝缘层形成使上述栅极电极的一部分露出的至少1个栅极接触孔；[0103] 工序(G)，在上述层间绝缘层上形成栅极用导电膜，并进行上述栅极用导电膜的图案化，从而形成包含上述多个栅极总线的栅极金属层，在上述各像素区域中，上述多个栅极总线中的1个栅极总线在上述至少1个栅极接触孔内电连接到上述栅极电极；以及[0104] 工序(H)，在上述各像素区域形成像素电极，上述像素电极电连接到上述氧化物半导体TFT的上述氧化物半导体层。[0105] [项目21]根据项目20所述的有源矩阵基板的制造方法，[0106] 在上述工序(A)中，上述源极金属层还包含上述各像素区域中的上述氧化物半导体TFT的下部导电部，[0107] 上述工序(D)还包含在上述栅极绝缘膜和上述下部绝缘层形成使上述下部导电部的一部分露出的下部栅极接触孔的工序，[0108] 在上述工序(E)中，上述栅极电极形成在上述栅极绝缘层上、以及上述下部栅极接触孔内，在上述下部栅极接触孔内电连接到上述下部导电部的上述一部分。[0109] [项目22]根据项目20或21所述的有源矩阵基板的制造方法，[0110] 在上述工序(F)中，在上述层间绝缘层，与上述至少1个栅极接触孔同时形成使上述氧化物半导体层的一部分露出的漏极用开口部，[0111] 在上述工序(G)中，上述栅极金属层包含上述各像素区域的上述氧化物半导体TFT的漏极电极，上述漏极电极在上述漏极用开口部内电连接到上述氧化物半导体层的上述一部分。[0112] [项目23]根据项目20至22中的任意一项所述的有源矩阵基板的制造方法，[0113] 在上述工序(C)中，上述氧化物半导体层具有开口部或切口部，[0114] 上述工序(D)包含在上述第1绝缘层和上述下部绝缘层分别以与上述氧化物半导体层的上述开口部或上述切口部至少部分地重叠的方式形成源极用开口部和第1开口部的工序，上述源极接触孔包括上述源极用开口部、上述第1开口部、以及上述氧化物半导体层的上述开口部或上述切口部。[0115] [项目24]根据项目18至23中的任意一项所述的有源矩阵基板的制造方法，[0116] 上述氧化物半导体层包含In‑Ga‑Zn‑O系半导体。[0117] [项目25]根据项目24所述的有源矩阵基板的制造方法，[0118] 上述In‑Ga‑Zn‑O系半导体包含结晶质部分。[0119] 发明效果[0120] 根据本发明的一个实施方式，可提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。附图说明[0121] 图1是示出有源矩阵基板100的平面结构的一个例子的概略图。[0122] 图2A是例示第1实施方式的有源矩阵基板100的像素区域的俯视图。[0123] 图2B是有源矩阵基板100的沿着图2A所示的I‑I’线的截面图。[0124] 图2C是有源矩阵基板100的沿着图2A所示的II‑II’线的截面图。[0125] 图3是示出栅极电极与栅极接触孔的配置关系的一个例子的俯视图。[0126] 图4A是示出栅极电极与栅极接触孔的配置关系的另一个例子的俯视图。[0127] 图4B是示出栅极电极与栅极接触孔的配置关系的又一个例子的俯视图。[0128] 图4C是示出栅极电极与栅极接触孔的配置关系的又一个例子的俯视图。[0129] 图4D是示出栅极电极与栅极接触孔的配置关系的又一个例子的俯视图。[0130] 图5A是例示产生对位偏差时的栅极接触部的俯视图。[0131] 图5B是例示产生对位偏差时的栅极接触部的截面图。[0132] 图6A是例示变形例1的有源矩阵基板101的像素区域的俯视图。[0133] 图6B是有源矩阵基板101的沿着图6A所示的I‑I’线的截面图。[0134] 图6C是有源矩阵基板101的沿着图6A所示的II‑II’线的截面图。[0135] 图7A是例示变形例2的有源矩阵基板102的像素区域的俯视图。[0136] 图7B是有源矩阵基板102的沿着图7A所示的I‑I’线的截面图。[0137] 图7C是有源矩阵基板102的沿着图7A所示的II‑II’线的截面图。[0138] 图8是例示变形例3的有源矩阵基板103的像素区域的俯视图。[0139] 图9A是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。以下，在各图编号的后面以括弧标注的字母文字表示该图的部分(分图)。[0140] 图9B是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0141] 图9C是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0142] 图9D是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0143] 图9E是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0144] 图9F是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0145] 图9G是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0146] 图9H是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0147] 图9I是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0148] 图9J是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0149] 图9K是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0150] 图9L是示出有源矩阵基板100的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0151] 图10A是例示第2实施方式的有源矩阵基板200的像素区域的俯视图。[0152] 图10B是有源矩阵基板200的沿着图10A所示的I‑I’线的截面图。[0153] 图10C是有源矩阵基板200的沿着图10A所示的II‑II’线的截面图。[0154] 图11A是例示变形例4的有源矩阵基板201的像素区域的俯视图。[0155] 图11B是有源矩阵基板201的沿着图11A所示的I‑I’线的截面图。[0156] 图11C是有源矩阵基板201的沿着图11A所示的II‑II’线的截面图。[0157] 图12A是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0158] 图12B是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0159] 图12C是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0160] 图12D是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0161] 图12E是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0162] 图12F是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0163] 图12G是示出有源矩阵基板200的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0164] 图13A是例示变形例5的有源矩阵基板202的像素区域的俯视图。[0165] 图13B是有源矩阵基板202的沿着图13A所示的I‑I’线的截面图。[0166] 图13C是有源矩阵基板202的沿着图13A所示的II‑II’线的截面图。[0167] 图14A是示出有源矩阵基板202的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0168] 图14B是示出有源矩阵基板202的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0169] 图14C是示出有源矩阵基板202的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0170] 图14D是示出有源矩阵基板202的制造方法的图，其中的(a)和(b)为工序截面图，(c)为工序俯视图。[0171] 图15A是例示另一有源矩阵基板301的像素区域的俯视图。[0172] 图15B是有源矩阵基板301的沿着图15A所示的I‑I’线的截面图。[0173] 图15C是有源矩阵基板301的沿着图15A所示的II‑II’线的截面图。[0174] 图16A是用于说明参照例的有源矩阵基板900的俯视图。[0175] 图16B是参照例的有源矩阵基板900的沿着图16A所示的I‑I’线的截面图。[0176] 图16C是参照例的有源矩阵基板900的沿着图16A所示的II‑II’线的截面图。[0177] 附图标记说明[0178] 1：基板[0179] 3：下部导电部[0180] 5：下部绝缘层[0181] 5s：源极用开口部[0182] 7：氧化物半导体层[0183] 7C、7Ca、7Cb：沟道区域[0184] 7s：开口部[0185] 8：连接电极[0186] 9：栅极绝缘层[0187] 11：层间绝缘层[0188] 11d：漏极用开口部[0189] 13：上部绝缘层[0190] 13A：无机绝缘层[0191] 13B：有机绝缘层[0192] 15p：共用电极的开口部[0193] 17：电介质层[0194] 71：第1区域[0195] 72：第2区域[0196] 80：栅极电极膜[0197] 90：栅极绝缘膜[0198] 91：第1绝缘层[0199] 91s：第1开口部[0200] 100、101、102、103、200、201、202、301：有源矩阵基板[0201] DE：漏极电极[0202] GE：栅极电极[0203] SE：源极电极[0204] SL：源极总线[0205] GL：栅极总线[0206] CE：共用电极[0207] PE：像素电极[0208] g1：栅极电极的第1部分[0209] ge、ge1、ge2：栅极电极的延伸设置部[0210] CHg、CHg1、CHg2：栅极接触孔[0211] CHp：像素接触孔[0212] CHq：下部栅极接触孔[0213] CHs：源极接触孔[0214] ME：栅极电极层[0215] MG：栅极金属层[0216] MS：源极金属层。具体实施方式[0217] (第1实施方式)[0218] 以下，参照附图来说明有源矩阵基板的第1实施方式。本实施方式的有源矩阵基板广泛包含在各种显示装置、电子设备等中使用的有源矩阵基板。[0219] 图1是示意性地示出本实施方式的有源矩阵基板100的平面结构的一个例子的图。有源矩阵基板100具有有助于显示的显示区域DR、以及位于显示区域DR的外侧的周边区域(边框区域)FR。[0220] 在显示区域DR中设置有在第1方向(y方向)上延伸的多个源极总线SL、以及在与第1方向交叉(在该例子中为正交)的第2方向(x方向)上延伸的多个栅极总线GL。由这些总线包围的各个区域为“像素区域P”。像素区域P(有时也称为“像素”。)是与显示装置的像素对应的区域。多个像素区域P以矩阵状配置。在各像素区域P中形成有像素电极PE及薄膜晶体管(TFT)10。各TFT10的栅极电极电连接于对应的栅极总线GL，源极电极电连接于对应的源极总线SL。另外，漏极电极与像素电极PE电连接。[0221] 各源极总线SL例如在显示区域中历经排列于第1方向的一列像素区域而延伸，并电连接到配置在该列的每个像素区域的TFT10的源极电极。各栅极总线GL例如在显示区域中历经排列于第2方向的一列像素区域而延伸，并电连接到配置在该列的每个像素区域的TFT10的栅极电极。[0222] 在周边区域FR配置有例如栅极驱动器GD、源极驱动器SD等驱动电路、SSD(SourceShareddriving：源极共享驱动)电路、多个端子部、多个源极‑栅极连接部等。栅极驱动器GD和源极驱动器SD可以单片地形成于有源矩阵基板100，也可以安装于有源矩阵基板100。[0223] 在将有源矩阵基板100应用于FFS(FringeFieldSwitching；边缘场开关)模式等横电场模式的显示装置的情况下，在有源矩阵基板100中，对多个像素区域P设置共用的电极(共用电极)CE。[0224] ＜像素区域P＞[0225] 以应用于FFS模式的显示装置的有源矩阵基板为例来说明本实施方式的有源矩阵基板100的像素区域P的结构。FFS模式是在一个基板设置一对电极，对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的模式。有源矩阵基板100虽然具有多个像素区域P，但以下对单个像素区域P进行说明。[0226] 图2A是例示有源矩阵基板100的各像素区域P的俯视图。图2B是沿着图2A所示的I‑I’线的截面图。图2C是沿着图2A所示的II‑II’线的截面图。[0227] 在本说明书中，将包含使用与源极总线SL相同的导电膜(以下，称为“源极用导电膜”)形成的电极、配线的层MS称为“源极金属层”，将包含使用与栅极总线GL相同的导电膜(以下，称为“栅极用导电膜”)形成的电极、配线的层MG称为“栅极金属层”。源极金属层MS位于比栅极金属层MG靠基板侧(下部源极配线结构)。另外，在本实施方式中，在源极金属层MS与栅极金属层MG之间设置各像素TFT的栅极电极。将包含使用与栅极电极相同的导电膜(以下，称为“栅极电极膜”)形成的电极、配线的层ME称为“栅极电极层”。[0228] 而且，将包含使用与共用电极相同的透明导电膜(以下，称为“第1透明导电膜”)形成的电极、配线的层T1称为“第1透明导电层”，将包含使用与像素电极相同的透明导电膜(以下，称为“第2透明导电膜”)形成的电极、配线的层T2称为“第2透明导电层”。[0229] 在图中，在各构成要素的附图标记后面，有时以括弧表示该电极、配线等所形成到的层。例如，有时对形成于栅极金属层MG内的电极或配线，在其附图标记的后面标注“(MG)”。[0230] 各像素区域P具有基板1、支撑于基板1的像素TFT(以下，简称为“TFT”)10、像素电极PE以及共用电极CE。[0231] TFT10具备氧化物半导体层7、隔着栅极绝缘层9配置在氧化物半导体层7的一部分上的栅极电极GE、以及源极电极SE和漏极电极DE。TFT10只要与像素区域P对应即可，其一部分也可以位于其它像素区域。[0232] TFT10的源极电极SE形成在源极金属层MS内，并电连接于对应的源极总线SL。源极电极SE也可以是与源极总线SL一体地形成。源极电极SE可以与源极总线SL相连，也可以是源极总线SL的一部分。源极金属层MS由下部绝缘层5覆盖。[0233] 氧化物半导体层7配置在下部绝缘层5上。氧化物半导体层7包含沟道区域7C、以及分别配置于其两侧的第1区域71和第2区域72。第1区域71和第2区域72例如可以是比沟道区域7C电阻率低的低电阻区域。[0234] 氧化物半导体层7的第1区域71在源极接触部电连接于对应的源极总线SL。在源极接触部，在下部绝缘层5形成有使源极电极SE的一部分(在此为源极总线SL的一部分)露出的源极用开口部5s。氧化物半导体层7的第1区域71在源极用开口部5s内电连接于源极电极SE。第1区域71也可以是与源极电极SE的露出部分直接接触。[0235] 栅极电极GE以在从基板1的主面的法线方向(以下，简称为“基板1的法线方向”。)观看时至少与沟道区域7C重叠的方式配置在栅极绝缘层9之上。栅极电极GE与栅极总线GL形成于不同的层。栅极电极GE是按每个像素区域P配置的。也就是说，各像素区域P的栅极电极GE是与相邻的像素区域的栅极电极分离配置的(具有分离的图案)。[0236] 栅极绝缘层9可以是覆盖沟道区域7C，并且不覆盖第1区域71和第2区域72。在该例子中，栅极绝缘层9仅配置于栅极电极GE与氧化物半导体层7之间。栅极绝缘层9的侧面和栅极电极GE的侧面可以是相互对齐的。这种结构可通过利用相同掩模对栅极电极GE和栅极绝缘层9进行图案化而得到。[0237] 氧化物半导体层7、栅极绝缘层9以及栅极电极GE由层间绝缘层11覆盖。在层间绝缘层11上配置有包含栅极总线GL的栅极金属层MG。[0238] TFT10的栅极电极GE在栅极接触部电连接于对应的栅极总线GL。在栅极接触部，在层间绝缘层11形成有使栅极电极GE的一部分露出的栅极接触孔CHg。针对1个栅极电极GE形成至少1个栅极接触孔CHg。栅极总线GL配置在层间绝缘层11上以及栅极接触孔CHg内，在栅极接触孔CHg内电连接于栅极电极GE。栅极总线GL也可以是与栅极电极GE直接接触。[0239] 漏极电极DE配置在层间绝缘层11上。漏极电极DE例如可以与栅极总线GL形成在同一层(即栅极金属层MG内)。漏极电极DE在漏极接触部连接到氧化物半导体层7的第2区域72。在漏极接触部，在层间绝缘层11形成有使第2区域72的一部分露出的漏极用开口部11d。漏极电极DE在漏极用开口部11d内电连接于氧化物半导体层7的第2区域72。漏极电极DE也可以是与第2区域72的露出部分直接接触。[0240] TFT10可以具有配置在氧化物半导体层7的基板1侧并作为遮光层发挥功能的下部导电部3。下部导电部3例如可使用源极用导电膜(即在源极金属层MS内)形成。当从基板1的法线方向观看时，下部导电部3也可以配置为与氧化物半导体层7中的至少沟道区域7C重叠。由此，能够抑制由来自基板1侧的光(背光源光)导致的氧化物半导体层7的特性劣化。[0241] TFT10和栅极金属层MG由上部绝缘层13覆盖。上部绝缘层13例如包含无机绝缘层(钝化膜)13A。如图所示，上部绝缘层13可以具有包含无机绝缘层13A和形成在无机绝缘层13A上的有机绝缘层13B的层叠结构。也可以不形成有机绝缘层13B。或者，有机绝缘层13B也可以只形成于显示区域。[0242] 像素电极PE和共用电极CE以隔着电介质层17部分地重叠的方式配置在上部绝缘层13的上方。在该例子中，在上部绝缘层13上配置有共用电极CE，在共用电极CE上隔着电介质层17配置有像素电极PE。此外，如后所述，也可以在像素电极PE上隔着电介质层17配置共用电极CE。[0243] 像素电极PE是按每个像素区域P配置的。在各像素区域P中，在像素电极PE设置有1个或多个狭缝(开口部)、或者切口部。像素电极PE在像素接触部连接到TFT10的漏极电极DE。在该例子中，在像素接触部，在电介质层17和上部绝缘层13形成有使漏极电极DE的一部分露出的像素接触孔CHp。像素电极PE在像素接触孔CHp内电连接于漏极电极DE。像素电极PE也可以是与漏极电极DE的露出部分直接接触。[0244] 共用电极CE也可以不按每个像素区域P分离。例如，共用电极CE也可以在形成像素接触部的区域具有开口部15p，形成于除像素接触部以外的整个像素区域P。[0245] ＜现有的下部源极结构基板的问题以及本实施方式的效果＞[0246] 如前所述，本发明的发明人发现，在现有的下部源极结构基板中，在栅极总线的下方有可能在氧化物半导体TFT的氧化物半导体层的边缘部发生ESD。以下，参照附图来说明本发明的发明人所发现的内容。[0247] 图16A是示出参照例的有源矩阵基板900的一部分的俯视图。图16B和图16C分别是沿着图16A所示的I‑I’线和沿着II‑II’线的截面图。在图16A～图16C中示出了像素TFT和各总线的层结构，省略了像素电极等透明电极。另外，虽然在有源矩阵基板900的显示区域中以矩阵状在行方向和列方向上排列有多个像素区域，但在此仅例示了多个像素区域中的2个像素区域。为了简便，在图16A～图16C中，对与本实施方式的有源矩阵基板100同样的构成要素标注相同的附图标记，并省略了说明。[0248] 参照例的有源矩阵基板900在各像素区域中具备由基板1支撑的顶栅型的TFT910和未图示的像素电极。[0249] TFT910具有氧化物半导体层97、以及隔着栅极绝缘层99配置在氧化物半导体层97的一部分上的栅极电极GE。TFT910的栅极电极GE形成在栅极金属层内。在此，栅极电极GE是与栅极总线GL使用相同导电膜，并与对应的栅极总线GL一体地形成的。[0250] 在参照例中，栅极总线GL(包含作为TFT901的栅极电极GE发挥功能的部分)仅隔着栅极绝缘层99配置在TFT910的氧化物半导体层97上。栅极总线GL在从基板1的法线方向观看时，在整个显示区域沿x方向延伸，横穿在x方向上排列的多个像素区域的氧化物半导体层97。[0251] 在参照例的有源矩阵基板900中，在TFT910的制造工艺(阵列工艺)或之后的工艺中，积存在长的栅极总线GL的电荷会在栅极总线GL内移动。从而，在栅极总线GL的下方有可能在氧化物半导体层97的边缘部发生ESD920，引起源极/栅极间漏电。这成为成品率下降的因素。[0252] 此外，介于栅极总线GL与氧化物半导体层97之间的栅极绝缘层99的材料、厚度由TFT910所要求的特性决定。因此，例如难以为了抑制ESD920的发生而将栅极绝缘层99加厚。[0253] 相对于此，在本实施方式的有源矩阵基板100中，如图2A～图2C所示，各像素区域P的TFT10的氧化物半导体层7的边缘部隔着栅极绝缘层9由栅极电极GE覆盖。栅极电极GE是按每个像素区域设置的岛状电极。栅极电极GE的面积远小于栅极总线GL的面积，因此，在各栅极电极GE中蓄积的电荷的量比栅极总线GL少。此外，虽然上层的栅极总线GL具有大的电荷，但栅极总线GL内的电荷难以穿过比栅极总线GL宽度小的栅极接触孔CHg移动到各栅极电极GE。由于积存于栅极电极GE的电荷的量小，因此能够抑制在栅极电极GE的下方在氧化物半导体层7的边缘部发生ESD。[0254] 在从基板1的法线方向观看时，氧化物半导体层7的边缘部的一部分也可以不被栅极电极GE覆盖，而被栅极总线GL覆盖。即使在这种情况下，由于除了栅极绝缘层9以外层间绝缘层11也介于电容大的栅极总线GL与氧化物半导体层7之间，因此，与参照例相比，也能抑制由栅极总线GL的电荷导致的ESD的发生。[0255] ＜栅极接触部的构成＞[0256] 栅极电极GE配置为在从基板1的法线方向观看时，与对应的栅极总线GL至少部分地重叠。栅极电极GE例如可以是在与栅极总线GL相同的方向(x方向)上延伸。如图所示，例如，x方向和y方向可以是分别与TFT10中的沟道宽度方向DW和沟道长度方向DL大致平行。栅极电极GE在x方向上的长度(在该例子中为在沟道宽度方向DW上的长度)gx只要是小于像素区域在x方向上的间距Px即可，也可以是Px的1/2以下。栅极电极GE在y方向上的长度(在该例子中为在沟道长度方向DL上的长度)gy只要是小于相对基板(未图示)的黑矩阵宽度即可，例如可以是栅极总线GL的宽度以下。由于通过将栅极电极GE的尺寸抑制得小，积存于栅极电极GE的电荷会进一步减少，因此，能够更有效地抑制ESD的发生。另一方面，如果栅极电极GE的尺寸过小，则可能难以形成栅极接触部。因此，栅极电极GE的尺寸和位置设计为即使在产生了对位偏差的情况下，栅极电极GE也与栅极接触孔CHg至少部分地重叠。[0257] 如图2A所示，在从基板1的法线方向观看时，栅极接触部可以配置为与沟道区域7C不重叠。或者，栅极接触部也可以配置为与沟道区域7C重叠。[0258] 以下，参照附图来具体地说明栅极电极GE的尺寸与栅极接触部的位置的关系。[0259] 图3是示出栅极电极GE及栅极接触部中的栅极接触孔CHg的配置关系的一个例子的俯视图。在本说明书中，栅极接触孔CHg的位置和尺寸在栅极接触孔CHg的侧面具有锥形的情况下是指栅极接触孔CHg的“底面”的位置和尺寸。[0260] 在图3所示的例子中，在从基板1的法线方向观看时，栅极电极GE从沟道区域7C上以与氧化物半导体层7不重叠的方式延伸设置。在本说明书中，将在从基板1的法线方向观看时，栅极电极GE中的与氧化物半导体层7(也就是沟道区域7C)重叠的部分g1称为“第1部分”，将从第1部分以与氧化物半导体层7不重叠的方式延伸的部分ge称为“延伸设置部”。延伸设置部ge例如可以从沟道区域7C上沿着与沟道长度方向DL不同的方向(例如沟道宽度方向DW)延伸设置。栅极接触部配置在延伸设置部ge上。也就是说，层间绝缘层11的栅极接触孔CHg以使栅极电极GE的延伸设置部ge露出的方式形成。[0261] 考虑到对位精度，栅极接触孔CHg的位置和栅极电极GE的延伸设置部ge的宽度也可以设计为层间绝缘层11的整个栅极接触孔CHg与栅极电极GE的延伸设置部ge重叠。根据沟道区域7C的面积，如图3所例示的那样，栅极电极GE的延伸设置部ge在沟道长度方向DL上的长度ey也可以大于第1部分g1在沟道长度方向DL上的长度(即TFT10的沟道长度L)。[0262] 作为一个例子，当TFT10的沟道长度L为4μm，沟道宽度W为4μm，栅极接触孔CHg的宽度为3μm时，可以将栅极电极GE的延伸设置部ge的沟道长度方向DL上的长度ey和沟道宽度方向DW上的长度ex分别设为7μm。由此，即使产生对位偏差(例如小于±2μm)，也能将整个栅极接触孔CHg配置为与延伸设置部ge重叠。[0263] 栅极接触部可以配置在基板1中的、未形成包含源极总线SL、下部导电部3等的源极金属层MS的区域(以下，称为“源极金属不存在区域”)。通过在源极金属不存在区域配置栅极接触部，即使由于对位偏差使栅极接触孔CHg的一部分与栅极电极GE未重叠，也能够抑制漏电不良等问题的发生。[0264] 在栅极接触部配置于源极金属不存在区域的情况下，相比于图3所示的例子，能够进一步缩小栅极电极GE的尺寸。此外，“栅极接触部配置于源极金属不存在区域的情况”例如是指整个栅极接触孔CHg被设计为位于源极金属不存在区域的内部的情况。[0265] 图4A～图4C是示出栅极电极GE与栅极接触部中的栅极接触孔CHg的配置关系的另一个例子的俯视图。图4A示出了未产生对位偏差的情况下的栅极电极GE与栅极接触孔CHg的配置关系，图4B示出了在沟道长度方向DL上产生了对位偏差的情况下的栅极电极GE与栅极接触孔CHg的配置关系，图4C示出了在沟道宽度方向DW(远离沟道区域7C的方向)上产生了对位偏差的情况下的栅极电极GE与栅极接触孔CHg的配置关系。[0266] 如图4B及图4C所示，即使在产生了对位偏差的情况下，栅极接触孔CHg的至少一部分也位于栅极电极GE上。因此，能够确保栅极电极GE与栅极总线GL电连接。[0267] 作为一个例子，栅极电极GE的缘部与栅极接触孔CHg的最短距离例如可以设计为1μm。另外，栅极接触孔CHg与沟道区域7C的距离例如可以设计为2μm以上，使得栅极总线GL不连接到氧化物半导体层7。具体地说，当TFT10的沟道长度L为4μm，沟道宽度W为4μm，栅极接触孔CHg的宽度为3μm时，可以将栅极电极GE的延伸设置部ge在沟道长度方向DL的长度ey设为4μm，将其在沟道宽度方向DW上的长度ex设为6μm。[0268] 而且，如图4D所示，也可以是以仅栅极接触孔CHg的一部分与栅极电极GE重叠的方式，进一步缩小栅极电极GE的延伸设置部ge的尺寸。由此，能够更有效地抑制由栅极电极GE的电荷导致的ESD的发生。另外，能够降低像素开口率。[0269] 图5A和图5B是例示栅极接触孔CHg的一部分与栅极电极GE不重叠的情况下(例如图4C、图4D)的栅极接触部的俯视图和截面图。[0270] 如图5A所示，在从基板1的法线方向观看时，栅极接触孔CHg以横跨栅极电极GE的缘部的方式配置。在这种情况下，如图5B所示，栅极接触孔CHg的一部分有时从栅极电极GE的延伸设置部ge突出，贯通位于下方的下部绝缘层5。栅极总线GL在贯通了下部绝缘层5的栅极接触孔CHg内，例如与基板1的绝缘性表面接触。由于在下部绝缘层5之下未形成源极金属层MS，因此，栅极总线GL和栅极电极GE不会电连接到源极金属层MS内的源极总线SL、下部导电部3等配线、电极。因此，即使在产生了对位偏差的情况下或者将栅极电极GE的延伸设置部ge的宽度设计为小于栅极接触孔CHg的宽度的情况下(图4D)，也不会产生源极/栅极间的漏电不良等。此外，虽然未图示，但即使在沟道长度方向DL上产生了对位偏差的情况下，也是同样的。[0271] ＜变形例1＞[0272] 变形例1的有源矩阵基板在针对1个栅极电极GE配置有多个栅极接触部(多个栅极接触孔CHg)这一点上，与有源矩阵基板100不同。[0273] 图6A是例示变形例1的有源矩阵基板101中的各像素区域P的俯视图。图6B是沿着图6A所示的I‑I’线的截面图。图6C是沿着图6A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0274] 在变形例1的有源矩阵基板101中，在从基板1的法线方向观看时，栅极电极GE具有与氧化物半导体层7(也就是沟道区域7C)重叠的第1部分g1、以及在第1部分g1的两侧沿与沟道长度方向不同的方向(在此为沟道宽度方向)延伸的第1延伸设置部ge1和第2延伸设置部ge2。在层间绝缘层11形成有使栅极电极GE的第1延伸设置部ge1的一部分露出的栅极接触孔CHg1、以及使第2延伸设置部ge2的一部分露出的栅极接触孔CHg2。栅极总线GL在栅极接触孔CHg1、CHg2内分别电连接于栅极电极GE的第1延伸设置部ge1和第2延伸设置部ge2。虽未图示，但也可以在层间绝缘层11形成3个以上的栅极接触孔。[0275] 根据变形例1，由于能够增大栅极接触部中的接触面积，因此能降低接触电阻。[0276] ＜变形例2＞[0277] 变形例2的有源矩阵基板在栅极接触部配置在栅极电极GE的第1部分g1上(即沟道区域7C上)这一点上，与有源矩阵基板100不同。[0278] 图7A是例示变形例2的有源矩阵基板102中的各像素区域P的俯视图。图7B是沿着图7A所示的I‑I’线的截面图。图7C是沿着图7A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0279] 在有源矩阵基板102中，在从基板1的法线方向观看时，栅极接触部的栅极接触孔CHg以与沟道区域7C重叠的方式配置。栅极接触孔CHg使栅极电极GE的第1部分g1的一部分露出。栅极总线GL在栅极接触孔CHg内连接到第1部分g1的露出部分。在此，虽然整个栅极接触孔CHg与沟道区域7C重叠，但栅极接触孔CHg也可以部分地与沟道区域7C重叠。根据该构成，与有源矩阵基板100相比，能够使栅极电极GE的延伸设置部ge变小。[0280] 此外，根据TFT10的沟道长度L和沟道宽度W，有时难以在沟道区域7C上配置栅极接触孔CHg。在沟道长度L和沟道宽度W比栅极接触孔CHg的宽度足够大的情况下，优选应用本变形例。[0281] ＜变形例3＞[0282] 变形例3的有源矩阵基板在氧化物半导体层7在第1区域71与第2区域72之间包含多个沟道区域这一点上，与有源矩阵基板100不同。[0283] 图8是例示变形例3的有源矩阵基板103中的各像素区域P的俯视图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0284] 在有源矩阵基板103中，氧化物半导体层7还包含配置在第1区域71与第2区域72之间的2个沟道区域7Ca、7Cb、以及配置在这些沟道区域7Ca、7Cb之间的低电阻区域(第3区域)73。在从基板1的法线方向观看时，栅极电极GE以与沟道区域7Ca、7Cb重叠的方式配置。在该例子中，在从基板1的法线方向观看时，栅极电极GE为L字形的岛状电极，以在2个部位横穿氧化物半导体层7的方式延伸。栅极电极GE包含与沟道区域7Ca重叠的第1部分g1、以及与沟道区域7Cb重叠的第2部分g2。栅极电极GE的延伸设置部ge包含位于第1部分g1与第2部分g2之间的第3部分。栅极接触部的栅极接触孔CHg例如配置在延伸设置部ge(第3部分)上。在从基板1的法线方向观看时，下部导电部3以与沟道区域7Ca、7Cb重叠的方式配置。[0285] 此外，氧化物半导体层7及栅极电极GE的形状不限于图示的形状。例如也可以是，栅极电极GE沿着栅极总线GL在x方向上延伸，氧化物半导体层7以2次横穿栅极电极GE的方式按U字形延伸。[0286] ＜有源矩阵基板的制造方法＞[0287] 接着，参照附图来说明本实施方式的有源矩阵基板的制造方法。在此，以有源矩阵基板100的制造方法为例进行说明。[0288] 图9A至图9L分别是用于说明有源矩阵基板100的制造方法的示意图。各图的(a)和(b)为工序截面图，各图的(c)为工序俯视图。各图的(a)和(b)分别为沿着各图的(c)的A‑A’线以及B‑B’线的工序截面图。以下，对于有源矩阵基板100中的多个单位区域中的1个单位区域进行制造方法的说明。[0289] ·STEP(步骤)1：源极金属层MS的形成(图9A)[0290] 在基板1上例如通过溅射法形成源极用导电膜(厚度：例如50nm以上500nm以下)。接下来，通过公知的光刻工序进行源极用导电膜的图案化。在此，在源极用导电膜上形成抗蚀剂膜，并使用第1光掩模对抗蚀剂膜进行曝光，从而形成第1抗蚀剂层(未图示)。将第1抗蚀剂层作为掩模，进行源极用导电膜的蚀刻(例如湿式蚀刻)。[0291] 这样，如图9A所示，形成包含源极总线SL、源极电极SE以及作为TFT的遮光层发挥功能的下部导电部3的源极金属层MS。[0292] 作为基板1，能够使用透明且具有绝缘性的基板，例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。[0293] 源极用导电膜的材料没有特别限定，能够适当地使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金、或者其金属氮化物的膜。另外，也可以使用将这多个膜层叠而成的层叠膜。在此，作为源极用导电膜，使用以Ti为下层且以Cu为上层的层叠膜。[0294] ·STEP2：下部绝缘层5的形成(图9B)[0295] 接下来，如图9B所示，以覆盖源极金属层MS的方式形成下部绝缘层5(厚度：例如200nm以上600nm以下)。之后，通过公知的光刻工序，进行下部绝缘层5的图案化。由此，在各像素区域形成使源极电极SE(或源极总线SL)的一部分露出的源极用开口部5s。[0296] 下部绝缘层5例如通过CVD法形成。作为下部绝缘层5，能够适当地使用氧化硅(SiOx)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。下部绝缘层5可以是单层，也可以具有层叠结构。例如，可以在基板侧(下层)为了防止来自基板1的杂质等的扩散而形成氮化硅(SiNx)层、氮氧化硅层等，并在其之上的层(上层)为了确保绝缘性而形成氧化硅(SiO2)层、氧氮化硅层等。在此，例如使用CVD法形成氧化硅(SiO2)层(厚度：例如350nm)作为下部绝缘层5。或者，也可以形成以氮化硅(SiNx)层(厚度：50～600nm)为下层且以氧化硅(SiO2)层(厚度：50～600nm)为上层的层叠膜作为下部绝缘层5。[0297] ·STEP3：氧化物半导体层7的形成(图9C)[0298] 接下来，在下部绝缘层5之上形成氧化物半导体膜(厚度：例如15nm以上200nm以下)。之后，也可以进行氧化物半导体膜的退火处理。接下来，通过公知的光刻工序进行氧化物半导体膜的图案化。由此，如图9C所示，得到成为TFT10的活性层的氧化物半导体层7。氧化物半导体层7在源极用开口部5s内连接到源极电极SE。氧化物半导体层7也可以与源极电极SE直接接触。[0299] 氧化物半导体膜例如可通过溅射法形成。在此，作为氧化物半导体膜，形成包含In、Ga以及Zn的In‑Ga‑Zn‑O系半导体膜(厚度：50nm)。氧化物半导体膜的图案化例如可以通过包含磷酸、硝酸以及醋酸的PAN系蚀刻液的湿式蚀刻来进行。[0300] ·STEP4：栅极绝缘层9和栅极电极GE的形成(图9D～图9F)[0301] 接下来，如图9D所示，以覆盖氧化物半导体层7的方式依次形成栅极绝缘膜90(厚度：例如80nm以上250nm以下)和栅极电极膜80(厚度：例如50nm以上500nm以下)。[0302] 作为栅极绝缘膜90，能够使用与下部绝缘层5同样的绝缘膜(作为下部绝缘层5例示的绝缘膜)。在此，形成氧化硅(SiO2)层作为栅极绝缘膜90。[0303] 作为栅极电极膜80，例如能够使用钼(Mo)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)等金属或它们的合金。栅极电极膜80也可以具有包含由不同的导电材料形成的多个层的层叠结构。在此，使用以Ti膜为下层并以Cu膜为上层的层叠膜。[0304] 之后，如图9E所示，通过公知的光刻工序进行栅极电极膜80的图案化(例如湿式蚀刻)，从而形成包含栅极电极GE的栅极电极层ME。[0305] 接下来，如图9F所示，使用与栅极电极膜80的图案化相同的抗蚀剂掩模来进行栅极绝缘膜90的图案化(例如干式蚀刻)，形成栅极绝缘层9。根据该方法，在从基板1的法线方向观看时，栅极电极GE的侧面与栅极绝缘层9的侧面会对齐。[0306] 也可以代替上述的方法，在栅极电极膜80的图案化后，除去抗蚀剂掩模，将被图案化的栅极电极膜(栅极电极层ME)作为掩模进行栅极绝缘膜90的图案化。[0307] 或者，也可以是以覆盖氧化物半导体层7的方式形成栅极绝缘膜90，并将栅极绝缘膜90图案化来形成栅极绝缘层9。接下来，也可以是以覆盖栅极绝缘层9的方式形成栅极电极膜80，并将栅极电极膜80图案化来形成栅极电极层ME。[0308] 通过本工序，在氧化物半导体层7之中，在从基板1的法线方向观看时与栅极电极GE重叠的区域7C成为“沟道区域”，位于其两侧的区域分别成为第1区域71和第2区域72。[0309] 之后，也可以对氧化物半导体层7进行低电阻化处理(例如等离子体处理)。由此，在从基板1的主面的法线方向观看时，能使氧化物半导体层7中的与栅极电极层ME和栅极绝缘层9均不重叠的第1区域71和第2区域72的电阻率低于与栅极电极层ME和栅极绝缘层9重叠的沟道区域7C的电阻率。低电阻化处理的方法及条件等例如记载于特开2008‑40343号公报。为了参考，将特开2008‑40343号公报的所有公开内容援引至本说明书。此外，有时即使不进行低电阻化处理，通过形成后述的层间绝缘层11，也能够使氧化物半导体层7中的与层间绝缘层11接触的部分的电阻低于与层间绝缘层11不接触的部分的电阻。[0310] ·STEP5：层间绝缘层11的形成(图9G)[0311] 接下来，形成覆盖氧化物半导体层7、栅极绝缘层9以及栅极电极GE的层间绝缘层11(厚度：例如100nm以上1000nm以下)。之后，例如通过干式蚀刻在层间绝缘层11形成使氧化物半导体层7的第2区域72的一部分露出的漏极用开口部11d、以及使栅极电极GE的一部分露出的栅极接触孔CHg。[0312] 能够将氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜等无机绝缘层形成为单层或使其层叠而作为层间绝缘层11。无机绝缘层的厚度可以是100nm以上1000nm以下。在此，例如通过CVD法形成SiO2层(厚度：例如300nm)作为层间绝缘层11。[0313] ·STEP6：栅极金属层MG的形成(图9H)[0314] 接下来，在层间绝缘层11上形成栅极用导电膜(厚度：例如50nm以上500nm以下)，并进行栅极用导电膜的图案化。由此，如图9H所示，形成包含栅极总线GL和漏极电极DE的栅极金属层MG。漏极电极DE与栅极总线GL是空开间隔地配置并且电分离的。[0315] 栅极总线GL配置在层间绝缘层11上以及栅极接触孔CHg内，在栅极接触孔CHg内与栅极电极GE接触。[0316] 漏极电极DE配置在层间绝缘层11上以及漏极用开口部11d内，在漏极用开口部11d内与氧化物半导体层7的第2区域72接触。[0317] 作为栅极用导电膜，例如能够适当地使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金、或者其金属氮化物的膜。另外，可以使用将这多个膜层叠而成的层叠膜。在此，作为栅极用导电膜，使用以Ti为下层并以Cu为上层的层叠膜。在该例子中，栅极电极GE与栅极总线GL是使用相同的材料(Ti、Cu)形成的。此外，也可以使用不同的材料来形成栅极总线GL与栅极电极GE。例如，可以使用电阻比栅极电极GE的材料低的材料来形成栅极总线GL。由此，积存于栅极总线GL的电荷难以进一步移动到栅极电极GE，因此，有时能够更有效地抑制ESD的发生。[0318] ·STEP7：上部绝缘层13的形成(图9I)[0319] 接着，如图9I所示，以覆盖层间绝缘层11和栅极金属层MG的方式形成上部绝缘层13。在此，依次形成无机绝缘层13A(厚度：例如50nm以上500nm以下)和有机绝缘层13B(厚度：例如1～3μm，优选2～3μm)作为上部绝缘层13。也可以除去有机绝缘层13B中的位于非显示区域的整个部分。此外，也可以不形成有机绝缘层13B。[0320] 能够使用与层间绝缘层11同样的无机绝缘膜(作为层间绝缘层11例示的绝缘膜)作为无机绝缘层13A。在此，例如，通过CVD法形成SiNx层(厚度：300nm)作为无机绝缘层13A。有机绝缘层13B例如可以是包含感光性树脂材料的有机绝缘膜(例如丙烯酸系树脂膜)。之后，进行有机绝缘层13B的图案化。由此，在各像素区域P中，在有机绝缘层13B形成使无机绝缘层13A的一部分露出的开口部13Bp。在从基板1的法线方向观看时，开口部13Bp以与漏极电极DE重叠的方式配置。[0321] ·STEP8：共用电极CE的形成(图9J)[0322] 接下来，如图9J所示，在上部绝缘层13上形成共用电极CE。[0323] 首先，在上部绝缘层13上形成未图示的第1透明导电膜(厚度：20～300nm)。在此，例如，通过溅射法形成铟‑锌氧化物膜作为第1透明导电膜。作为第1透明导电膜的材料，能够使用铟‑锡氧化物(ITO)、铟‑锌氧化物、ZnO等金属氧化物。之后，进行第1透明导电膜的图案化。在图案化中，例如，可以使用草酸系蚀刻液进行湿式蚀刻。由此，得到共用电极CE。共用电极CE例如在形成像素接触孔CHp的像素接触部形成区域上具有开口部15p。共用电极CE可以配置在除了像素接触部形成区域以外的大致整个显示区域。[0324] ·STEP9：电介质层17的形成(图9K)[0325] 接下来，如图9K所示，以覆盖共用电极CE的方式形成电介质层17(厚度：50～500nm)。[0326] 电介质层17的材料可以与作为无机绝缘层13A的材料例示的材料相同。在此，例如通过CVD法形成SiN膜作为电介质层17。[0327] 之后，通过公知的光刻工序，进行电介质层17和无机绝缘层13A的蚀刻，形成开口部17p、13Ap。开口部17p只要在从基板1的法线方向观看时至少部分地与开口部13Bp、13Ap重叠即可。由此，在像素区域中形成使氧化物半导体层7的第2区域72的一部分露出的像素接触孔CHp。像素接触孔CHp包括形成于无机绝缘层13A的开口部13Ap、有机绝缘层13B的开口部13Bp以及电介质层17的开口部17p。[0328] 此外，在此，与电介质层17同时进行无机绝缘层13A的图案化。也可以取而代之，在形成有机绝缘层13B之后，形成电介质层17之前，将有机绝缘层13B作为掩模进行无机绝缘层13A的图案化(开口部13Ap的形成)。[0329] ·STEP10：像素电极PE的形成(图9L)[0330] 接下来，在电介质层17上以及像素接触孔CHp内形成未图示的第2透明导电膜(厚度：20～300nm)。第2透明导电膜的材料可以与作为第1透明导电膜的材料例示的材料相同。[0331] 接下来，进行第2透明导电膜的图案化。在此，例如，使用草酸系蚀刻液进行第2透明导电膜的湿式蚀刻。由此，如图9L所示，在各像素区域形成具有狭缝(或切口部)的像素电极PE。像素电极PE形成在电介质层17上以及像素接触孔CHp内，在像素接触孔CHp内与漏极电极DE接触。这样，制造有源矩阵基板100。[0332] 此外，上述的变形例1～3的有源矩阵基板101、102、103虽然栅极接触部的位置、栅极电极的形状不同，但也可通过与有源矩阵基板100同样的方法制造。[0333] (第2实施方式)[0334] 以下，说明第2实施方式的有源矩阵基板。本实施方式的有源矩阵基板在源极接触部中经由形成在栅极电极层ME内的连接电极将氧化物半导体层7与源极电极SE(源极总线SL)电连接，这一点与前述的实施方式不同。[0335] 图10A是例示第2实施方式的有源矩阵基板200中的各像素区域P的俯视图。图10B是沿着图10A所示的I‑I’线的截面图。图10C是沿着图10A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。有源矩阵基板100虽然具有多个像素区域P，但以下将说明单个像素区域P。[0336] 本实施方式的像素TFT(TFT)20是具有双栅结构的氧化物半导体TFT。TFT20具备氧化物半导体层7、配置在氧化物半导体层7的上方的栅极电极(也称为“上部栅极电极”。)GE、配置在氧化物半导体层7与基板1之间的下部导电部3、以及源极电极SE和漏极电极DE。栅极电极GE隔着栅极绝缘层9配置在氧化物半导体层7的一部分上。下部导电部3隔着下部绝缘层5配置在氧化物半导体层7的基板1侧。下部导电部3电连接到栅极电极GE和栅极总线GL，作为TFT20的栅极电极(也称为“下部栅极电极”。)发挥功能。[0337] 在本实施方式中，TFT20还具有连接电极8。连接电极8是使用与栅极电极GE相同的导电膜(即在栅极电极层ME内)形成的岛状电极。连接电极8在源极接触部将氧化物半导体层7的第1区域71与源极电极SE(或源极总线SL)电连接。连接电极8例如在从基板1的法线方向观看时，以横跨氧化物半导体层7的端部的方式配置在源极总线SL的上方。在连接电极8与下部绝缘层5之间配置有由与栅极绝缘层9相同的绝缘膜形成的(即与栅极绝缘层9形成在同一层的)第1绝缘层91。第1绝缘层91为岛状，在从基板1的法线方向观看时，第1绝缘层91的周缘与连接电极8的周缘是对齐的。[0338] 在下部绝缘层5和第1绝缘层91形成有使源极总线SL的一部分以及氧化物半导体层7(第2区域72)的一部分露出的源极接触孔CHs。源极接触孔CHs包括形成在下部绝缘层5的源极用开口部5s、以及形成在第1绝缘层91的第1第1开口部91s。在从基板1的法线方向观看时，源极用开口部5s与第1第1开口部91s至少部分地重叠。如图所示，第1第1开口部91s的侧面的一部分位于氧化物半导体层7上，不仅是氧化物半导体层7的端面，而且氧化物半导体层7的上表面的一部分也可以在源极接触孔CHs内露出。连接电极8配置在第1绝缘层91上以及源极接触孔CHs内，在源极接触孔CHs内电连接到源极电极SE(或源极总线SL)和氧化物半导体层7双方。连接电极8也可以是在源极接触孔CHs内与源极电极SE的露出部分和氧化物半导体层7的露出部分直接接触。[0339] 下部导电部3形成在源极金属层MS内。下部导电部3是在从基板1的法线方向观看时以与氧化物半导体层7的至少沟道区域7C重叠的方式配置的岛状电极。下部导电部3在栅极连接部电连接到栅极电极GE(或栅极总线GL)。在该例子中，在栅极连接部，在下部绝缘层5以及栅极绝缘层9形成有使下部导电部3的一部分露出的下部栅极接触孔CHq。栅极电极GE在下部栅极接触孔CHq内电连接到下部导电部3。栅极电极GE也可以是与下部导电部3的露出部分直接接触。[0340] 此外，在图示的例子中，虽然在从基板1的法线方向观看时，下部栅极接触孔CHq与栅极接触孔CHg是重叠的，但这些接触孔也可以是不重叠的。[0341] 下部栅极接触孔CHq包括形成在下部绝缘层5的开口部5q、以及形成在栅极绝缘层9的开口部9q。在本实施方式中，开口部5q和开口部9q的侧面是相互对齐的。这种构成可通过使用相同掩模进行下部绝缘层5和栅极绝缘层9的蚀刻来形成。[0342] 如后所述，在本实施方式中，能通过针对下部绝缘层5和栅极绝缘层9的同一蚀刻工序，同时形成源极接触部的源极接触孔CHs和栅极连接部的下部栅极接触孔CHq。[0343] ＜变形例4＞[0344] 图11A是例示变形例4的有源矩阵基板201中的各像素区域P的俯视图。图11B是沿着图11A所示的I‑I’线的截面图。图11C是沿着图11A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0345] 变形例4的有源矩阵基板201在TFT20是具有单栅结构的顶栅型TFT这一点上与有源矩阵基板200不同。[0346] 在有源矩阵基板201中，未设置栅极连接部，下部导电部3是与栅极总线GL及栅极电极GE电分离的。因此，下部导电部3不作为TFT20的下部栅极电极发挥功能。与有源矩阵基板100等同样，下部导电部3作为TFT20的遮光层发挥功能。[0347] ＜有源矩阵基板的制造方法＞[0348] 接着，参照附图来说明本实施方式的有源矩阵基板的制造方法。在此，以有源矩阵基板200的制造方法为例进行说明。[0349] 图12A至图12G分别是用于说明有源矩阵基板200的制造方法的示意图。各图的(a)和(b)为工序截面图，各图的(c)为工序俯视图。各图的(a)和(b)分别为沿着各图的(c)的A‑A’线及B‑B’线的工序截面图。以下，对于有源矩阵基板200中的多个单位区域中的1个单位区域进行制造方法的说明。另外，对于各层的材料、厚度、形成工艺等，如果与有源矩阵基板100相同则省略说明。[0350] ·STEP1～3：源极金属层MS、下部绝缘层5以及氧化物半导体层7的形成[0351] 在基板1上形成包含源极总线SL、源极电极SE、以及下部导电部3的源极金属层MS。之后，以覆盖源极金属层MS的方式形成下部绝缘层5。在本工序中，不进行用于在下部绝缘层5形成源极用开口部5s的图案化。[0352] 接下来，在下部绝缘层5之上形成氧化物半导体膜，并进行氧化物半导体膜的图案化。由此，如图12A所示，得到成为TFT10的活性层的氧化物半导体层7。[0353] ·STEP4：栅极绝缘层9和栅极电极GE的形成(图12B～图12E)[0354] 接下来，以覆盖氧化物半导体层7的方式，形成栅极绝缘膜90。之后，通过公知的光刻工序，进行栅极绝缘膜90和下部绝缘层5的图案化(干式蚀刻)。由此，如图12B所示，在源极接触部形成使源极电极SE的一部分、以及氧化物半导体层7的一部分(例如氧化物半导体层7的端部)露出的源极接触孔CHs，并且在栅极连接部形成使下部导电部3的一部分露出的下部栅极接触孔CHq。[0355] 源极接触孔CHs包括下部绝缘层5的源极用开口部5s、以及栅极绝缘膜90的第1第1开口部91s。[0356] 下部栅极接触孔CHq包括下部绝缘层5的开口部5q、以及栅极绝缘膜90的开口部9q。下部栅极接触孔CHq以与氧化物半导体层7不接触的方式，与氧化物半导体层7空开间隔配置。下部栅极接触孔CHq也可以配置为与之后形成的栅极接触部的栅极接触孔CHg至少部分地重叠。由此，由于可以不必为了形成栅极连接部而扩大栅极电极GE和下部导电部3的面积，因此，能够抑制像素开口率的增大。[0357] 接下来，如图12C所示，在栅极绝缘膜90上、以及第1开口部91s、开口部9q内形成栅极电极膜80。[0358] 之后，如图12D所示，通过公知的光刻工序进行栅极电极膜80的图案化(例如湿式蚀刻)，从而形成包含栅极电极GE和连接电极8的栅极电极层ME。栅极电极GE在下部栅极接触孔CHq内连接到下部导电部3。栅极电极GE也可以是与下部导电部3的露出表面直接接触。连接电极8在源极接触孔CHs内连接到氧化物半导体层7的第2区域72和源极电极SE。连接电极8也可以是与第2区域72和源极电极SE的露出表面直接接触。[0359] 接下来，使用与栅极电极膜80的图案化相同的抗蚀剂掩模进一步对栅极绝缘膜90进行图案化(例如干式蚀刻)。由此，如图12E所示，在栅极电极GE的下方形成栅极绝缘层9，并且在连接电极8的下方形成第1绝缘层91。在从基板1的法线方向观看时，栅极电极GE的侧面与栅极绝缘层9的侧面对齐。另外，连接电极8的侧面与第1绝缘层91的侧面对齐。[0360] 也可以代替上述的方法，在栅极电极膜80的图案化后，除去抗蚀剂掩模，将图案化的栅极电极膜(栅极电极层ME)作为掩模，进行栅极绝缘膜90的图案化。[0361] 通过本工序，在氧化物半导体层7之中，在从基板1的法线方向观看时与栅极电极GE重叠的区域7C成为“沟道区域”，位于其两侧的区域分别成为第1区域71和第2区域72。[0362] ·STEP5：层间绝缘层11的形成(图12F)[0363] 接下来，形成覆盖氧化物半导体层7、栅极绝缘层9、连接电极8以及栅极电极GE的层间绝缘层11。之后，例如利用干式蚀刻，在层间绝缘层11形成使氧化物半导体层7的第2区域72的一部分露出的漏极用开口部11d、以及使栅极电极GE的一部分露出的栅极接触孔CHg。[0364] ·STEP6：栅极金属层MG的形成(图12G)[0365] 接下来，在层间绝缘层11上形成栅极用导电膜，并进行栅极用导电膜的图案化。由此，如图12G所示，形成包含栅极总线GL和漏极电极DE的栅极金属层MG。[0366] ·STEP7～9：上部绝缘层13、共用电极CE、电介质层17以及像素电极PE的形成[0367] 之后，虽然未图示，但利用与有源矩阵基板100同样的方法，形成上部绝缘层13、共用电极CE、电介质层17以及像素电极PE。这样，制造有源矩阵基板200。[0368] 此外，除了未设置栅极连接部(未形成开口部9q、11q)这一点以外，上述的变形例4的有源矩阵基板201也能利用与有源矩阵基板200同样的方法制造。[0369] ＜变形例5＞[0370] 图13A是例示变形例5的有源矩阵基板202中的各像素区域P的俯视图。图13B是沿着图13A所示的I‑I’线的截面图。图13C是沿着图13A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0371] 在变形例5的有源矩阵基板202中，在源极接触部，在氧化物半导体层7的第1区域71形成有开口部7s，这一点与有源矩阵基板200不同。此外，也可以代替在氧化物半导体层7设置开口部7s，而设置切口部。[0372] 在有源矩阵基板202中，在从基板1的法线方向观看时，氧化物半导体层7的开口部7s(或切口部)以与下部绝缘层5的源极用开口部5s和第1绝缘层91的第1开口部91s至少部分地重叠的方式配置。源极接触孔CHs包括源极用开口部5s、第1开口部91s、以及氧化物半导体层7的开口部7s(或切口部)。连接电极8在源极接触孔CHs内电连接到氧化物半导体层7和源极电极SE(或源极总线SL)。[0373] 根据本变形例，即使在产生了对位偏差的情况下，也能维持连接电极8与氧化物半导体层7的接触面积。[0374] 图14A至图14D分别是用于说明变形例5的有源矩阵基板202的制造方法的一个例子的示意图。各图的(a)和(b)为工序截面图，各图的(c)为工序俯视图。各图的(a)和(b)分别为沿着各图的(c)的A‑A’线及B‑B’线的工序截面图。[0375] 首先，与有源矩阵基板200同样地，在基板1上形成源极金属层MS和下部绝缘层5。[0376] 接下来，如图14A所示，形成具有开口部7s的氧化物半导体层7。[0377] 之后，以覆盖氧化物半导体层7的方式形成栅极绝缘膜90。接下来，将形成在栅极绝缘膜90上的未图示的抗蚀剂层作为掩模，进行栅极绝缘膜90和下部绝缘层5的图案化。下部绝缘层5以栅极绝缘膜90上的抗蚀剂层和氧化物半导体层7为掩模而被蚀刻。由此，如图14B所示，得到到达源极电极SE的源极接触孔CHs、以及到达下部导电部3的下部栅极接触孔CHq。[0378] 源极接触孔CHs包含形成于栅极绝缘膜90的第1开口部91s、形成于下部绝缘层5的源极用开口部5s、以及氧化物半导体层7的开口部7s。第1开口部91s例如可以具有比开口部7s大的尺寸，形成为使整个开口部7s露出。由此，在从基板1的法线方向观看时，开口部7s位于第1开口部91s的内部。换言之，第1开口部91s的侧面位于氧化物半导体层7上。在这种情况下，由于将氧化物半导体层7作为掩模来蚀刻下部绝缘层5，因此，形成在下部绝缘层5的源极用开口部5s的侧面与开口部7s的侧面对齐。[0379] 接下来，如图14C所示，在栅极绝缘膜90上、源极接触孔CHs内以及下部栅极接触孔CHq内形成栅极电极膜80。[0380] 接着，如图14D所示，进行栅极电极膜80和栅极绝缘膜90的图案化。由此，由栅极电极膜80形成连接电极8和栅极电极GE，由栅极绝缘膜90形成第1绝缘层91和栅极绝缘层9。之后的工序与有源矩阵基板200的制造方法是同样的。[0381] ＜其它有源矩阵基板＞[0382] 本申请发明的有源矩阵基板的结构不限于在第1及第2实施方式中例示的结构。在上述实施方式中，虽然栅极总线与像素TFT的漏极电极是使用相同导电膜形成的(形成于同一层)，但它们也可以形成在不同的导电层内(形成于不同层)。或者，像素TFT也可以不具有漏极电极。[0383] 图15A是例示另一有源矩阵基板301中的各像素区域P的俯视图。图15B是沿着图15A所示的I‑I’线的截面图。图15C是沿着图15A所示的II‑II’线的截面图。对与图2A～图2C同样的构成要素标注相同的附图标记，并省略说明。[0384] 在有源矩阵基板301中，在各像素区域内，像素TFT不具有漏极电极DE，像素TFT的氧化物半导体层7是与像素电极PE直接接触，这一点与有源矩阵基板100是不同的。[0385] 在有源矩阵基板301中，像素电极PE在形成于电介质层17、上部绝缘层13以及层间绝缘层11的像素接触孔CHp内与氧化物半导体层7的第2区域72直接接触。通过不设置漏极电极DE，能提高像素开口率。另外，能够缩小栅极总线GL与像素接触部的间隔。[0386] 虽未图示，但也可以将有源矩阵基板301所示的像素接触部的结构(不设置漏极电极DE的结构)应用于有源矩阵基板100以外的有源矩阵基板101～103、200～202。[0387] 本申请发明的有源矩阵基板也可以应用于具备触摸传感器的显示装置(触摸面板)。在触摸面板中，有时在有源矩阵基板设置触摸传感器用的多个电极(以下，称为“传感器电极”)、以及触摸传感器的驱动用和/或检测用的多个配线(以下，总称为“触摸配线”)。各触摸配线电连接到对应的传感器电极。共用电极有时也兼作传感器电极。虽未图示，但在触摸面板中，也可以在与栅极总线不同的层形成触摸配线和漏极电极。[0388] 而且，虽然在上述实施方式中，是在共用电极CE上隔着电介质层17配置有像素电极PE，但也可以在像素电极PE上隔着电介质层17配置共用电极CE。这种电极结构例如记载于特开2008‑032899号公报、特开2010‑008758号公报。为了参考，将国际公开第2012/086513号、特开2008‑032899号公报以及特开2010‑008758号公报的所有公开内容援引至本说明书。[0389] 本申请发明的实施方式的有源矩阵基板不仅能应用于FFS模式、In‑PlaneSwitching(IPS；面内开关)模式这样的横电场模式的液晶显示装置，也能应用于垂直取向模式(VA模式)液晶显示装置。这些液晶显示装置的结构是众所周知的，因此省略说明。[0390] ＜关于氧化物半导体＞[0391] 氧化物半导体层7中包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴大体垂直于层面取向的结晶质氧化物半导体等。[0392] 氧化物半导体层7也可以具有2层以上的层叠结构。在氧化物半导体层7具有层叠结构的情况下，氧化物半导体层7可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层7具有包含上层和下层的2层结构的情况下，2层中的位于栅极电极侧的层(如果是底栅型则为下层，如果是顶栅型则为上层)所包含的氧化物半导体的能隙可以小于位于与栅极电极相反的一侧的层(如果是底栅型则为上层，如果是顶栅型则为下层)所包含的氧化物半导体的能隙。不过，在这些层的能隙之差比较小的情况下，位于栅极电极侧的层的氧化物半导体的能隙也可以大于位于与栅极电极相反的一侧的层的氧化物半导体的能隙。[0393] 非晶质氧化物半导体以及上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如记载于特开2014‑007399号公报。为了参考，将特开2014‑007399号公报的所有公开内容援引至本说明书。[0394] 氧化物半导体层7例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层7例如包含In‑Ga‑Zn‑O系的半导体(例如铟镓锌氧化物)。在此，In‑Ga‑Zn‑O系的半导体为In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)没有特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层7可由包含In‑Ga‑Zn‑O系的半导体的氧化物半导体膜形成。[0395] In‑Ga‑Zn‑O系的半导体可以是非晶质的，可以是结晶质的。作为结晶质In‑Ga‑Zn‑O系的半导体，优选c轴大体垂直于层面取向的结晶质In‑Ga‑Zn‑O系的半导体。[0396] 此外，结晶质In‑Ga‑Zn‑O系的半导体的结晶结构例如公开于上述的特开2014‑007399号公报、特开2012‑134475号公报、特开2014‑209727号公报等。为了参考，将特开2012‑134475号公报以及特开2014‑209727号公报的所有公开内容援引至本说明书。具有In‑Ga‑Zn‑O系氧化物半导体层的TFT具有高的迁移率(与a‑SiTFT相比超过20倍)以及低的漏电流(与a‑SiTFT相比不到百分之一)，因此，适合用作驱动TFT(例如，在包含多个像素的显示区域的周边，在与显示区域相同的基板上设置的驱动电路所包含的TFT)以及像素TFT(设置于像素的TFT)。[0397] 氧化物半导体层7也可以包含其他氧化物半导体来代替In‑Ga‑Zn‑O系半导体。例如可以包含In‑Sn‑Zn‑O系半导体(例如In2O3‑SnO2‑ZnO；InSnZnO)。In‑Sn‑Zn‑O系半导体为In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层7也可以包含In‑Al‑Zn‑O系半导体、In‑Al‑Sn‑Zn‑O系半导体、Zn‑O系半导体、In‑Zn‑O系半导体、Zn‑Ti‑O系半导体、Cd‑Ge‑O系半导体、Cd‑Pb‑O系半导体、CdO(氧化镉)、Mg‑Zn‑O系半导体、In‑Ga‑Sn‑O系半导体、In‑Ga‑O系半导体、Zr‑In‑Zn‑O系半导体、Hf‑In‑Zn‑O系半导体、Al‑Ga‑Zn‑O系半导体、Ga‑Zn‑O系半导体、In‑Ga‑Zn‑Sn‑O系半导体等。[0398] 工业上的可利用性[0399] 本发明的实施方式的有源矩阵基板能够广泛应用于液晶显示装置、有机电致发光(EL)显示装置以及无机电致发光显示装置等显示装置、图像传感器装置等拍摄装置、图像输入装置或指纹读取装置等电子装置等。

专利地区：日本

专利申请日期：2020-12-16

专利公开日期：2024-07-26

专利公告号：CN113078167B