三维存储器及其制备方法、电子设备实用新型专利

专利名称：三维存储器及其制备方法、电子设备

专利类型：实用新型专利

专利申请号：CN202011013523.1

专利申请（专利权）人：长江存储科技有限责任公司
权利人地址：湖北省武汉市武汉东湖新技术开发区未来三路88号

专利发明（设计）人：吴林春,张坤,张中,周文犀

专利摘要：本申请提供了三维存储器及其制备方法、电子设备。其中制备方法包括提供初始三维存储器，初始三维存储器包括衬底、覆盖衬底的半导体结构。形成覆盖半导体结构的第一叠层结构。形成贯穿第一叠层结构的底部选择栅狭缝。形成覆盖第一叠层结构与底部选择栅狭缝的第二叠层结构。形成贯穿第二叠层结构的虚拟NAND串，以露出底部选择栅狭缝。形成贯穿叠层结构与第二半导体材料层的第一栅缝隙、形成贯穿虚拟NAND串的第二栅缝隙。去除位于第一栅缝隙内的第二阻挡层。去除牺牲层。通过先形成底部选择栅狭缝，从而降低虚拟NAND串的贯穿深度，进而减小第二栅缝隙的蚀刻深度，从而有效地保护了第一半导体材料层。

主权利要求：
1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：提供初始三维存储器，所述初始三维存储器包括衬底、覆盖所述衬底的半导体结构，所述半导体结构包括依次层叠设置的第一半导体材料层、第一阻挡层、牺牲层、第二阻挡层、以及第二半导体材料层；
形成覆盖所述半导体结构的第一叠层结构；
形成贯穿所述第一叠层结构的底部选择栅狭缝；
形成覆盖所述第一叠层结构与所述底部选择栅狭缝的第二叠层结构；
形成贯穿所述第二叠层结构的虚拟NAND串，并连接所述底部选择栅狭缝；
形成贯穿所述第一叠层结构、所述第二叠层结构与所述第二半导体材料层的第一栅缝隙、形成贯穿所述虚拟NAND串两端的第二栅缝隙，且所述第二栅缝隙连通所述第一栅缝隙；
去除位于所述第一栅缝隙内的第二阻挡层；及
去除所述牺牲层，形成空隙以使所述第一半导体材料层保留。
2.如权利要求1所述的制备方法，其特征在于，在“去除位于所述第一栅缝隙内的第二阻挡层”之前，还包括：形成覆盖所述第一栅缝隙的侧壁与底壁、及所述第二栅缝隙的侧壁与底壁的第一保护层；
去除靠近所述衬底一侧的至少部分所述第一保护层，以使所述第二阻挡层与所述底部选择栅狭缝露出。
3.如权利要求2所述的制备方法，其特征在于，“形成贯穿所述第一叠层结构的底部选择栅狭缝”包括：形成贯穿所述第一叠层结构的凹槽；
形成覆盖所述凹槽的侧壁与底壁的第二保护层；及
形成覆盖所述第二保护层的所述牺牲层。
4.如权利要求3所述的制备方法，其特征在于，“形成贯穿所述第二叠层结构的虚拟NAND串”包括：形成贯穿所述第二叠层结构的虚拟NAND串，并使所述虚拟NAND串在所述衬底上的正投影位于所述底部选择栅狭缝在所述衬底上的正投影内。
5.如权利要求3所述的制备方法，其特征在于，在“形成贯穿所述第二叠层结构的虚拟NAND串”之前，还包括：形成贯穿所述第一叠层结构、所述第二叠层结构与所述半导体结构的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层。
6.如权利要求5所述的制备方法，其特征在于，“去除所述牺牲层”包括：去除位于所述第一半导体材料层与所述第二半导体材料层之间的所述牺牲层、以及去除所述凹槽内的所述牺牲层。
7.如权利要求5所述的制备方法，其特征在于，在“去除所述牺牲层”之后，还包括：去除所述第二保护层、所述第一阻挡层、以及所述第二阻挡层；
去除位于所述空隙内的至少部分所述存储器层，以露出所述沟道层；
在所述空隙内形成所述第一半导体材料层；
去除所述第一保护层；及
在所述第一栅缝隙与所述第二栅缝隙内形成阵列公共源极。
8.如权利要求7所述的制备方法，其特征在于，所述衬底包括依次层叠设置的第一子衬底、第二子衬底、以及第三子衬底，且所述第一子衬底连接所述第一半导体材料层；在“在所述第一栅缝隙与所述第二栅缝隙内形成阵列公共源极”之后，还包括：依次去除所述第三子衬底与所述第二子衬底；
形成贯穿所述第一子衬底的电连接件，以使所述电连接件连接所述第一半导体材料层。
9.如权利要求1所述的制备方法，其特征在于，“形成贯穿所述第一叠层结构、所述第二叠层结构与所述第二半导体材料层的第一栅缝隙”包括：形成贯穿所述第一叠层结构、所述第二叠层结构与部分所述第二半导体材料层的初始第一栅缝隙；
在所述初始第一栅缝隙的底壁上继续贯穿剩余的所述第二半导体材料层，以露出所述第二阻挡层，得到第一栅缝隙。
10.一种三维存储器，其特征在于，所述三维存储器采用如权利要求1‑9任一项所述的三维存储器的制备方法制备而得，所述三维存储器包括：衬底；
覆盖所述衬底的半导体结构，所述半导体结构包括依次层叠设置的第一半导体材料层与第二半导体材料层；
覆盖所述半导体结构的堆栈结构；
贯穿所述堆栈结构与所述第二半导体材料层的部分阵列公共源极；及贯穿部分所述堆栈结构的虚拟NAND串，所述虚拟NAND串的相对两侧均连接所述阵列公共源极。
11.如权利要求10所述的三维存储器，其特征在于，所述阵列公共源极包括相连接的第一子阵列公共源极与第二子阵列公共源极，所述第一子阵列公共源极贯穿所述堆栈结构与所述第二半导体材料层，所述第二子阵列公共源极贯穿所述堆栈结构。
12.如权利要求11所述的三维存储器，其特征在于，所述虚拟NAND串连接所述第二子阵列公共源极。
13.如权利要求11所述的三维存储器，其特征在于，所述第二子阵列公共源极包括相连接的第一部分与第二部分，所述第一部分贯穿部分所述堆栈结构，所述第二部分贯穿剩余的所述堆栈结构，所述第二部分相较于所述第一部分靠近所述衬底，且所述第一部分在所述衬底上的正投影位于所述第二部分在所述衬底上的正投影内。
14.如权利要求11所述的三维存储器，其特征在于，所述阵列公共源极还包括与所述第二子阵列公共源极连接的第三子阵列公共源极，所述第三子阵列公共源极连接所述虚拟NAND串，且所述第三子阵列公共源极相较于所述虚拟NAND串靠近所述衬底。
15.如权利要求14所述的三维存储器，其特征在于，所述虚拟NAND串在所述衬底上的正投影位于所述第三子阵列公共源极在所述衬底上的正投影内。
16.如权利要求10所述的三维存储器，其特征在于，所述衬底包括覆盖所述第一半导体材料层的第一子衬底、以及贯穿所述第一子衬底的电连接件，所述电连接件连接所述第一半导体材料层。
17.一种电子设备，其特征在于，所述电子设备包括处理器和如权利要求10‑16任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。 说明书 : 三维存储器及其制备方法、电子设备技术领域[0001] 本申请属于电子产品技术领域，具体涉及三维存储器及其制备方法、电子设备。背景技术[0002] 由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，在制备的过程中，尤其是在制备栅缝隙时，会导致三维存储器的局部应力越来越大。目前，通常在制备栅缝隙之前，先制备虚拟NAND串，利用虚拟NAND串在制备栅缝隙时使整个三维存储器连接成一个整体，从而解决应力问题。但虚拟NAND串的制备会破坏三维存储器中的其他结构，从而形成结构缺陷，降低三维存储器的稳定性，影响三维存储器的质量。发明内容[0003] 鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：[0004] 提供初始三维存储器，所述初始三维存储器包括衬底、覆盖所述衬底的半导体结构，所述半导体结构包括依次层叠设置的第一半导体材料层、第一阻挡层、牺牲层、第二阻挡层、以及第二半导体材料层；[0005] 形成覆盖所述半导体结构的第一叠层结构；[0006] 形成贯穿所述第一叠层结构的底部选择栅狭缝；[0007] 形成覆盖所述第一叠层结构与所述底部选择栅狭缝的第二叠层结构；[0008] 形成贯穿所述第二叠层结构的虚拟NAND串，以露出所述底部选择栅狭缝；[0009] 形成贯穿所述叠层结构与所述第二半导体材料层的第一栅缝隙、形成贯穿所述虚拟NAND串的第二栅缝隙，且所述第二栅缝隙连通所述第一栅缝隙；[0010] 去除位于所述第一栅缝隙内的第二阻挡层；及[0011] 去除所述牺牲层，形成空隙以使所述第一半导体材料层保留。[0012] 本申请第一方面提供的制备方法，通过在制备虚拟NAND串之前，先形成底部选择栅狭缝，并使底部选择栅狭缝位于后续形成虚拟NAND串的位置处。由于在虚拟NAND串的贯穿方向上有底部选择栅狭缝存在，在制备虚拟NAND串时，虚拟NAND串在遇到底部选择栅狭缝时便会停止继续向下蚀刻，最终形成只贯穿部分叠层结构(即贯穿第二叠层结构)的虚拟NAND串。[0013] 当制备栅缝隙时，可形成常规的贯穿所述叠层结构与所述第二半导体材料层第一栅缝隙、以及贯穿所述虚拟NAND串的第二栅缝隙，即第二栅缝隙也贯穿第二叠层结构，也可以理解为减少第二栅缝隙的贯穿深度，第二栅缝隙在蚀刻时遇到底部选择栅狭缝便停止，不会再继续向下蚀刻，从而露出底部选择栅狭缝。利用底部选择栅狭缝来实现对虚拟NAND串的阻挡作用，因此不会露出第一半导体材料层。随后在去除第二阻挡层时也只会去除第一栅缝隙内的第二阻挡层，而不会去除第二栅缝隙内的底部选择栅狭缝，更不会像相关技术中去除第一阻挡层，从而露出第一半导体材料层。因此在最终通过第一栅缝隙去除牺牲层时，第二栅缝隙由于只蚀刻到露出底部选择栅狭缝的位置，因此不会像相关技术中那样通过第二栅缝隙将第一半导体材料层给去除掉，从而有效地保护了第一半导体材料层，解决了因第一半导体材料层去除而导致的三维存储器结构不稳定的问题。因此本申请提供的制备方法保证了三维存储器结构的完整性、提高了三维存储器的稳定性，提高了三维存储器的质量。[0014] 其中，在“去除位于所述第一栅缝隙内的第二阻挡层”之前，还包括：[0015] 形成覆盖所述第一栅缝隙的侧壁与底壁、及所述第二栅缝隙的侧壁与底壁的第一保护层；[0016] 去除靠近所述衬底一侧的至少部分所述第一保护层，以使所述第二阻挡层与所述底部选择栅狭缝露出。[0017] 其中，“形成贯穿所述第一叠层结构的底部选择栅狭缝”包括：[0018] 形成贯穿所述第一叠层结构的凹槽；[0019] 形成覆盖所述凹槽的侧壁与底壁的第二保护层；及[0020] 形成覆盖所述第二保护层的所述牺牲层。[0021] 其中，“形成贯穿所述第二叠层结构的虚拟NAND串”包括：[0022] 形成贯穿所述第二叠层结构的虚拟NAND串，并使所述虚拟NAND串在所述衬底上的正投影位于所述底部选择栅狭缝在所述衬底上的正投影内。[0023] 其中，在“形成贯穿所述第二叠层结构的虚拟NAND串”之前，还包括：[0024] 形成贯穿所述叠层结构与所述半导体结构的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层。[0025] 其中，“去除所述牺牲层”包括：[0026] 去除位于所述第一半导体材料层与所述第二半导体材料层之间的所述牺牲层、以及去除所述凹槽内的所述牺牲层。[0027] 其中，在“去除所述牺牲层”之后，还包括：[0028] 去除所述第二保护层、所述第一阻挡层、以及所述第二阻挡层；[0029] 去除位于所述空隙内的至少部分所述存储器层，以露出所述沟道层；[0030] 在所述空隙内形成所述第一半导体材料层；[0031] 去除所述第一保护层；及[0032] 在所述第一栅缝隙与所述第二栅缝隙内形成阵列公共源极。[0033] 其中，所述衬底包括依次层叠设置的第一子衬底、第二子衬底、以及第三子衬底，且所述第一子衬底连接所述第一半导体材料层；在“在所述第一栅缝隙与所述第二栅缝隙内形成阵列公共源极”之后，还包括：[0034] 依次去除所述第三子衬底与所述第二子衬底；[0035] 形成贯穿所述第一子衬底的电连接件，以使所述电连接件连接所述第一半导体材料层。[0036] 其中，“形成贯穿所述叠层结构与所述第二半导体材料层的第一栅缝隙”包括：[0037] 形成贯穿所述叠层结构与部分所述第二半导体材料层的初始第一栅缝隙；[0038] 在所述初始第一栅缝隙的底壁上继续贯穿剩余的所述第二半导体材料层，以露出所述第二阻挡层，得到第一栅缝隙。[0039] 本申请第二方面提供了一种三维存储器，所述三维存储器包括：[0040] 衬底；[0041] 覆盖所述衬底的半导体结构，所述半导体结构包括依次层叠设置的第一半导体材料层与第二半导体材料层；[0042] 覆盖所述半导体结构的堆栈结构；[0043] 贯穿所述堆栈结构与所述第二半导体材料层的部分阵列公共源极；及[0044] 贯穿部分所述堆栈结构的虚拟NAND串，所述虚拟NAND串的相对两侧均连接所述阵列公共源极。[0045] 本申请第二方面提供的三维存储器，通过形成贯穿部分所述堆栈结构的虚拟NAND串，降低虚拟NAND串的贯穿深度，从而使第一半导体材料层得以保留，保证了三维存储器结构的完整性、提高了三维存储器的稳定性，提高了三维存储器的质量。[0046] 其中，所述阵列公共源极包括相连接的第一子阵列公共源极与第二子阵列公共源极，所述第一子阵列公共源极贯穿所述堆栈结构与所述第二半导体材料层，所述第二子阵列公共源极贯穿所述堆栈结构。[0047] 其中，所述虚拟NAND串连接所述第二子阵列公共源极。[0048] 其中，所述第二子阵列公共源极包括相连接的第一部分与第二部分，所述第一部分贯穿部分所述堆栈结构，所述第二部分贯穿剩余的所述堆栈结构，所述第二部分相较于所述第一部分靠近所述衬底，且所述第一部分在所述衬底上的正投影位于所述第二部分在所述衬底上的正投影内。[0049] 其中，所述阵列公共源极还包括与所述第二子阵列公共源极连接的第三子阵列公共源极，所述第三子阵列公共源极连接所述虚拟NAND串，且所述第三子阵列公共源极相较于所述虚拟NAND串靠近所述衬底。[0050] 其中，所述虚拟NAND串在所述衬底上的正投影位于所述第三子阵列公共源极在所述衬底上的正投影内。[0051] 其中，所述衬底包括覆盖所述第一半导体材料层的第一子衬底、以及贯穿所述第一子衬底的电连接件，所述电连接件连接所述第一半导体材料层。[0052] 本申请第三方面提供了一种电子设备，所述电子设备包括处理器和如本申请第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。[0053] 本申请第三方面提供的电子设备，通过采用本申请第二方面提供的三维存储器，可保证电子设备的完整性、提高电子设备的稳定性，提高电子设备的质量。附图说明[0054] 为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。[0055] 图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。[0056] 图2‑图6分别为图1中S100、S200、S300、S400、S500对应的结构示意图。[0057] 图7为图1中S600对应的俯视图。[0058] 图8为图7中沿A‑A方向的截面图。[0059] 图9为图7中沿B‑B方向的截面图。[0060] 图10为图7中沿C‑C方向的截面图。[0061] 图11为图7中沿D‑D方向的截面图。[0062] 图12为图1中S700对应A‑A方向的截面图。[0063] 图13为图1中S700对应B‑B方向的截面图。[0064] 图14为图1中S800对应A‑A方向的截面图。[0065] 图15为图1中S800对应B‑B方向的截面图。[0066] 图16为图1中S800对应C‑C方向的截面图。[0067] 图17为本申请一实施方式中在S700之前所包括工艺流程图。[0068] 图18为图17中S610对应A‑A方向的截面图。[0069] 图19为图17中S610对应C‑C方向的截面图。[0070] 图20为图17中S620对应A‑A方向的截面图。[0071] 图21为图17中S620对应C‑C方向的截面图。[0072] 图22为本申请一实施方式中S300所包括的工艺流程图。[0073] 图23‑图25分别为S310、S320、S330对应的示意图。[0074] 图26为本申请一实施方式中S500所包括的工艺流程图。[0075] 图27为图26中S510对应的示意图。[0076] 图28为本申请一实施方式中在S500之前所包括的工艺流程图。[0077] 图29为图28中S410对应C‑C方向的截面图。[0078] 图30为本申请一实施方式中在S800之后所包括工艺流程图。[0079] 图31‑图35分别为图30中S810、S820、S830、S840、S850对应C‑C方向的截面图。[0080] 图36为本申请一实施方式中在S850之后所包括的工艺流程图。[0081] 图37为图36中S850对应C‑C方向的截面图。[0082] 图38‑图39分别为图36中S851、S852对应C‑C方向的截面图。[0083] 图40为本申请一实施方式中S600所包括的工艺流程图。[0084] 图41‑图42为图41中S630、S640对应B‑B方向的截面图。[0085] 图43为本申请一实施方式中三维存储器的俯视图。[0086] 图44为图43中沿A‑A方向的截面图。[0087] 图45为图43中沿B‑B方向的截面图。[0088] 图46为图43中沿C‑C方向的截面图。[0089] 图47为图43中沿D‑D方向的截面图。[0090] 图48为本申请另一实施方式中三维存储器对应C‑C方向的截面图。[0091] 图49为本申请另一实施方式中三维存储器对应D‑D方向的截面图。[0092] 图50为本申请由一实施方式中三维存储器对应C‑C方向的截面图。[0093] 标号说明：[0094] 三维存储器‑1，初始三维存储器‑2，衬底‑10，第一子衬底‑11，第二子衬底‑12，第三子衬底‑13，电连接件‑14，半导体结构‑20，第一半导体材料层‑21，第一阻挡层‑22，牺牲层‑23，第二阻挡层‑24，第二半导体材料层‑25，空隙‑26，叠层结构‑30，第一叠层结构‑301，第二叠层结构‑302，堆叠对‑31，绝缘层‑32，替换层‑33，栅极层‑34，堆栈结构‑35，底部选择栅狭缝‑36，凹槽‑37，虚拟NAND串‑40，第一栅缝隙‑41，初始第一栅缝隙‑41a，第二栅缝隙‑42，第一保护层‑51，第二保护层‑52，NAND串‑60，沟道层‑61，存储器层‑62，填充层‑63，阵列公共源极‑70，第一子阵列公共源极‑71，第二子阵列公共源极‑72，第一部分‑721，第二部分‑722，第三子阵列公共源极‑73。具体实施方式[0095] 以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。[0096] 在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。[0097] 随着三维存储器的不断发展，三维存储器的层数也不断增多。在传统的三维存储器的制备过程中，尤其是在制备栅缝隙后，栅缝隙会将叠层结构，以及部分其他结构一分为二。但由于三维存储器的层数不断增多，因此，两部分分离的结构会导致局部应力的挑战越来越大。目前，通常在制备栅缝隙之前，会在后续制备栅缝隙的位置上先制备虚拟NAND串，使虚拟NAND串贯穿叠层结构。利用虚拟NAND串来连接栅缝隙制备后相分离的两部分，将原本分离的两部分结构，连接成一整体，从而解决应力问题。[0098] 但在具体的制备过程中，当在制备栅缝隙时，栅缝隙的其他区域还是正常形成栅缝隙，即第一栅缝隙贯穿叠层结构与第二半导体材料层。为了保证第一栅缝隙在水平方向上将叠层结构完全蚀刻，因此还会蚀刻掉部分虚拟NAND串，从而形成第二栅缝隙。因此，第二栅缝隙也可看成是栅缝隙与虚拟NAND串的重叠部分。并且为了保证第二栅缝隙在竖直方向上完全贯穿虚拟NAND串。因此第二栅缝隙的在竖直方向上会蚀刻的更加深，例如第二栅缝隙会贯穿叠层结构、第二半导体材料层、第二阻挡层、以及牺牲层，从而露出第一阻挡层。这样的话，后续为了去除牺牲层，会去除第一栅缝隙内的第二阻挡层，从而露出牺牲层。但此时也会将第二栅缝隙内的第一阻挡层也一并去除，从而露出第一半导体材料层。因此，在去除牺牲层时，此时会将底部的第一半导体材料层通过第二栅缝隙也一并去除。这样便会破坏三维存储器的结构，降低三维存储器的稳定性，甚至会使三维存储器发生坍塌，严重影响三维存储器的质量。[0099] 鉴于此，为了解决上述问题，本申请提供了一种三维存储器的制备方法。请一并参考图1‑图16，图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2‑图6分别为图1中S100、S200、S300、S400、S500对应的结构示意图。图7为图1中S600对应的俯视图。图8为图7中沿A‑A方向的截面图。图9为图7中沿B‑B方向的截面图。图10为图7中沿C‑C方向的截面图。图11为图7中沿D‑D方向的截面图。图12为图1中S700对应A‑A方向的截面图。图13为图1中S700对应B‑B方向的截面图。图14为图1中S800对应A‑A方向的截面图。图15为图1中S800对应B‑B方向的截面图。图16为图1中S800对应C‑C方向的截面图。[0100] 本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括S100、S200、S300、S400、S500、S600、S700、S800。其中，S100、S200、S300、S400、S500、S600、S700、S800的详细介绍如下。[0101] 请参考图2，S100，提供初始三维存储器2，所述初始三维存储器2包括衬底10、覆盖所述衬底10的半导体结构20，所述半导体结构20包括依次层叠设置的第一半导体材料层21、第一阻挡层22、牺牲层23、第二阻挡层24、以及第二半导体材料层25。[0102] 本实施方式可先提供初始三维存储器2，初始三维存储器2包括衬底10、覆盖所述衬底10的半导体结构20、及覆盖所述半导体结构20的叠层结构30。其中，衬底10用于承载三维存储器1的其他结构。衬底10可以为一整体结构，或者衬底10也可以为多个子结构结合而成的。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(SiliconOnInsulator，SOI)衬底10或绝缘体上锗(GermaniumOnInsulator，GOI)衬底10等。[0103] 半导体结构20用于后期形成半导体材料层，在本实施方式中半导体结构20包括依次层叠设置的第一半导体材料层21、第一阻挡层22、牺牲层23、第二阻挡层24、以及第二半导体材料层25。其中，牺牲层23起到支撑后续制备的其他结构的作用，并且牺牲层23为后续会被半导体材料层进行替换，事先预留出半导体材料层的制备空间。而第一阻挡层22与第二阻挡层24用于将牺牲层23与第一半导体材料层21与第二半导体材料层25分离开来，从而防止在制备牺牲层23与后续去除牺牲层23时会影响到第一半导体材料层21与第二半导体材料层25。可选地，第一半导体材料层21与第二半导体材料层25的材质为单晶硅。可选地，牺牲层23的材质为多晶硅。可选地，第一阻挡层22与第二阻挡层24的材质为氧化硅。[0104] 请参考图3，S200，形成覆盖所述半导体结构20的第一叠层结构301。[0105] 其中，第一叠层结构301为叠层结构30的一部分，第一叠层结构301包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨)进行替换从而制备成栅极层34，最终使中间态的叠层结构30变成最终态的堆栈结构35。[0106] 请参考图4，S300，形成贯穿所述第一叠层结构301的底部选择栅狭缝36。[0107] 在制备出第一叠层结构301后，可先形成贯穿所述第一叠层结构301的底部选择栅狭缝36，并使底部选择栅狭缝36位于后续形成底部选择栅狭缝36的位置上，从而利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用。至于底部选择栅狭缝36的结构和材质在后文将细介绍。[0108] 请参考图5，S400，形成覆盖所述第一叠层结构301与所述底部选择栅狭缝36的第二叠层结构302。[0109] 在形成底部选择栅狭缝36后，可继续形成剩余的叠层结构30，即形成覆盖所述第一叠层结构301与所述底部选择栅狭缝36的第二叠层结构302。第二叠层结构302与第一叠层结构301组合在一起即形成三维存储器1的叠层结构30。至于第二叠层结构302的具体结构与材质与第一叠层结构301相同，本申请在此不再赘述。[0110] 请参考图6，S500，形成贯穿所述第二叠层结构302的虚拟NAND串40，以露出所述底部选择栅狭缝36。[0111] 由于在前述步骤已率先在虚拟NAND串40的贯穿路径上形成了底部选择栅狭缝36，因此在形成虚拟NAND串40时，底部选择栅狭缝36对虚拟NAND串40有阻挡作用，虚拟NAND串40在贯穿到底部选择栅狭缝36是便会停止，不会在继续向下贯穿与形成。因此，相比于相关技术的虚拟NAND串40，本申请减少了虚拟NAND串40的贯穿深度，从而为后续保护第一半导体材料层21提供制备基础。[0112] 至于虚拟NAND串40它与真正的NAND串60起到的作用不同，它不起传递信号的作用，虚拟NAND串40只起到一个连接件的作用，将相邻两侧的叠层结构30连接在一起。因此可选地，虚拟NAND串40的材质为绝缘材料即可，例如氧化硅。[0113] 请参考图7‑图11，S600，形成贯穿所述叠层结构30与所述第二半导体材料层25的第一栅缝隙41、形成贯穿所述虚拟NAND串40的第二栅缝隙42，且所述第二栅缝隙42连通所述第一栅缝隙41。[0114] 随后便可进行制备栅缝隙。本文这里提及的第一栅缝隙41与第二栅缝隙42都是栅缝隙的一部分，且第一栅缝隙41与第二栅缝隙42可同时进行制备，即第一栅缝隙41与第二栅缝隙42是通过同一道工序制备出来的，在制备时间上并未差别，只是由于第一栅缝隙41与第二栅缝隙42的结构结构、贯穿深度不同，人为将其拆分成两个栅缝隙，便于描述与理解。如图中的虚线也仅是代表第一栅缝隙41与第二栅缝隙42在空间上人为的分界线，第一栅缝隙41与第二栅缝隙42是相互连通的。[0115] 如图8所示，第一栅缝隙41即为传统的栅缝隙，即贯穿所述叠层结构30与所述第二半导体材料层25的第一栅缝隙41。而为了保证第一栅缝隙41将水平方向(即A‑A方向)的叠层结构30均蚀刻掉，因此在工艺上会过度蚀刻，因此会将虚拟NAND串40的两端也会蚀刻掉一部分，从而形成第二栅缝隙42(如图7‑图11所示)。即第二栅缝隙42为栅缝隙与虚拟NAND串40的重叠部分。而在竖直方向上第二栅缝隙42也可将虚拟NAND串40完全蚀刻掉，即第二栅缝隙42贯穿所述第二叠层结构302，从而露出底部选择栅狭缝36结构。由于虚拟NAND串40贯穿第二叠层结构302，因此第二栅缝隙42也可贯穿第二叠层结构302，这样变为后续保护第一半导体材料层21提供了基础。[0116] 请参考图12‑图13，S700，去除位于所述第一栅缝隙41内的第二阻挡层24。[0117] 为了去除牺牲层23，需先去除第一栅缝隙41内的第二阻挡层24。由于第二栅缝隙42贯穿第二叠层结构302，从而露出底部选择栅狭缝36，因此第二阻挡层24的去除，并不会影响到第二栅缝隙42内的结构，即并不会去除底部选择栅狭缝36，更不会像相关技术中去除第一阻挡层22，从而露出第一半导体材料层21。在本实施方式中以及后文中，各个方向的截面图与步骤S700的各个方向的截面图的位置与方向相同，本实施方式及后文就不再示意出俯视图了。[0118] 请参考图14‑图16，S800，去除所述牺牲层23，形成空隙26以使所述第一半导体材料层21保留。[0119] 最后只需要将牺牲层23去除，为后续形成半导体材料层预留出空间。并且由于虚拟NAND串40的贯穿深度降低，导致第二栅缝隙42的贯穿深度降低，进而导致在去除牺牲层23时，不会影响到第二栅缝隙42内的结构，不会像相关技术中那样通过第二栅缝隙42将第一半导体材料层21给去除掉，从而使第一半导体材料层21得以保留。可选地，在去除牺牲层23时，可将至少部分底部选择栅狭缝36同时去除。[0120] 综上所述，本申请提供的制备方法，通过在制备虚拟NAND串40之前，先形成底部选择栅狭缝36，并使底部选择栅狭缝36位于后续形成虚拟NAND串40的位置处。由于在虚拟NAND串40的贯穿方向上有底部选择栅狭缝36存在，在制备虚拟NAND串40时，虚拟NAND串40在遇到底部选择栅狭缝36时便会停止继续向下蚀刻，最终形成只贯穿部分叠层结构30(即贯穿第二叠层结构302)的虚拟NAND串40。[0121] 当制备栅缝隙时，可形成常规的贯穿所述叠层结构30与所述第二半导体材料层25第一栅缝隙41、以及贯穿所述虚拟NAND串40的第二栅缝隙42，即第二栅缝隙42也贯穿第二叠层结构302，也可以理解为减少第二栅缝隙42的贯穿深度，第二栅缝隙42在蚀刻时遇到底部选择栅狭缝36便停止，不会再继续向下蚀刻，从而露出底部选择栅狭缝36。利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用，因此不会露出第一半导体材料层21。随后在去除第二阻挡层24时也只会去除第一栅缝隙41内的第二阻挡层24，而不会去除第二栅缝隙42内的底部选择栅狭缝36，更不会像相关技术中去除第一阻挡层22，从而露出第一半导体材料层21。因此在最终通过第一栅缝隙41去除牺牲层23时，第二栅缝隙42由于只蚀刻到露出底部选择栅狭缝36的位置，因此不会像相关技术中那样通过第二栅缝隙42将第一半导体材料层21给去除掉，从而有效地保护了第一半导体材料层21，解决了因第一半导体材料层21去除而导致的三维存储器1结构不稳定的问题。因此本申请提供的制备方法保证了三维存储器1结构的完整性、提高了三维存储器1的稳定性，提高了三维存储器1的质量。[0122] 请一并参考图17‑图21，图17为本申请一实施方式中在S700之前所包括工艺流程图。图18为图17中S610对应A‑A方向的截面图。图19为图17中S610对应C‑C方向的截面图。图20为图17中S620对应A‑A方向的截面图。图21为图17中S620对应C‑C方向的截面图。本实施方式中，在S700“去除位于所述第一栅缝隙41内的第二阻挡层24”之前，还包括S610、S620。其中，S610、S620的详细介绍如下。[0123] 请参考图18‑图19，S610，形成覆盖所述第一栅缝隙41的侧壁与底壁、及所述第二栅缝隙42的侧壁与底壁的第一保护层51。[0124] 请参考图20‑图21，S620，去除靠近所述衬底10一侧的至少部分所述第一保护层51，以使所述第二阻挡层24与所述底部选择栅狭缝36露出。[0125] 在去除第二阻挡层24之前可先在第一栅缝隙41的侧壁与底壁，及第二栅缝隙42的侧壁与底壁上形成保护层，防止后续在去除第二阻挡层24以及牺牲层23、并且形成其他结构时破坏和影响到第一栅缝隙41与第二栅缝隙42的底壁与侧壁。其中，保护层可以为一层的整体结构，也可以为多层子保护层组成的结构。至于保护层的具体结构，本文会在后文进行详细介绍。[0126] 请一并参考图22‑图25，图22为本申请一实施方式中S300所包括的工艺流程图。图23‑图25分别为S310、S320、S330对应的示意图。本实施方式中，S300“形成贯穿所述第一叠层结构301的底部选择栅狭缝36”包括S310、S320、S330。其中，S310、S320、S330的详细介绍如下。[0127] 请参考图23，S310，形成贯穿所述第一叠层结构301的凹槽37。[0128] 请参考图24，S320，形成覆盖所述凹槽37的侧壁与底壁的第二保护层52。[0129] 请参考图25，S330，形成覆盖所述第二保护层52的所述牺牲层23。[0130] 本实施方式在形成底部选择栅狭缝36时，可蚀刻出凹槽37，随后先形成第二保护层52，再形成牺牲层23。其中，牺牲层23也可以作为虚拟NAND串40的蚀刻停止层，从而更好控制虚拟NAND串40的贯穿深度。正由于底部选择栅狭缝36中的牺牲层23与半导体结构20中的牺牲层23相同，因此在去除半导体结构20中的牺牲层23时，也可通过第二栅缝隙42将底部选择栅狭缝36中的牺牲层23一同去除。即可选地，去除位于所述第一半导体材料层21与所述第二半导体材料层25之间的所述牺牲层23、以及去除所述凹槽37内的所述牺牲层23。至于第二保护层52可避免在去除牺牲层23对第二半导体材料层25的破坏，起到了良好地保护作用。可选地，第二保护层52的材质可以为氧化硅。[0131] 请一并参考图26‑图27，图26为本申请一实施方式中S500所包括的工艺流程图。图27为图26中S510对应的示意图。S500“形成贯穿所述第二叠层结构302的虚拟NAND串40”包括S510。其中，S510的详细介绍如下。[0132] 请参考图27，S510，形成贯穿所述第二叠层结构302的虚拟NAND串40，并使所述虚拟NAND串40在所述衬底10上的正投影位于所述底部选择栅狭缝36在所述衬底10上的正投影内。[0133] 本实施方式可使所述虚拟NAND串40在所述衬底10上的正投影位于所述底部选择栅狭缝36在所述衬底10上的正投影内，即使虚拟NAND串40的宽度小于底部选择栅狭缝36的宽度，这样在制备虚拟NAND串40时，可使虚拟NAND串40更易落入底部选择栅狭缝36内，从而利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用。[0134] 请一并参考图28‑图29，图28为本申请一实施方式中在S500之前所包括的工艺流程图。图29为图28中S410对应C‑C方向的截面图。本实施方式中，在S500“形成贯穿所述第二叠层结构302的虚拟NAND串40”之前，还包括S410。其中，S410的详细介绍如下。[0135] 请参考图29，S410，形成贯穿所述叠层结构30与所述半导体结构20的NAND串60，所述NAND串60包括沟道层61、以及设于所述沟道层61周缘的存储器层62。[0136] 本申请在形成虚拟NAND串40之前需先制备出NAND串60，这样在后续蚀刻掉牺牲层23时可利用NAND串60来支撑叠层结构30，保证三维存储器1结构的稳定性。其中，NAND串60包括可沟道层61、以及存储器层62。其中存储器层62设于所述沟道层61的外周缘，即存储器层62对应沟道层61的外表面的周缘设置。可选地，沟道层61由非结晶、多结晶、或单晶硅制成。存储器层62的材质包括绝缘材料与导电材料，例如氧化硅与硅。可选地，NAND串60可贯穿所述叠层结构30与半导体结构20。可选地，NAND串60还可包括填充层63，填充层63设于沟道层61内。填充层63的材质可以为绝缘材料设置，例如氧化硅。[0137] 请一并参考图30‑图35，图30为本申请一实施方式中在S800之后所包括工艺流程图。图31‑图35分别为图30中S810、S820、S830、S840、S850对应C‑C方向的截面图。本实施方式中，在S800“去除所述牺牲层23”之后，还包括S810、S820、S830、S840、S850。其中，S810、S820、S830、S840、S850的详细介绍如下。[0138] 请参考图31，S810，去除所述第二保护层52、所述第一阻挡层22、以及所述第二阻挡层24。[0139] 请参考图32，S820，去除位于所述空隙26内的至少部分所述存储器层62，以露出所述沟道层61。[0140] 请参考图33，S830，在所述空隙26内形成所述第一半导体材料层21。[0141] 请参考图34，S840，去除所述第一保护层51。[0142] 请参考图35，S850，在所述第一栅缝隙41与所述第二栅缝隙42内形成阵列公共源极70。[0143] 本申请在去除牺牲层23后，可同时将第二保护层52、第一阻挡层22、及第二阻挡层24去除，此时第二保护层52、第一阻挡层22、及第二阻挡层24在后续已无作用，为了避免影响半导体材料层的形成，因此可以去除。随后可去除位于所述空隙26内的至少部分所述存储器层62，以露出所述沟道层61，便于后续形成的沟道层61与半导体材料层相连接，从而实现电性连接。再所述空隙26内形成所述第一半导体材料层21，此时半导体结构20变为只有第一半导体材料层21与第二半导体材料层25。鉴于第一半导体材料层21与第二半导体材料层25的材质可以相同，因此此时半导体结构20可以看做是一整层的结构。最后只需去除第一保护层51，并在栅缝隙(即第一栅缝隙41与第二栅缝隙42)内形成阵列公共源极70。[0144] 可选地，在去除第一保护层51之后，还可将替换层33去除，并重新形成栅极层34。从而使叠层结构30变成堆栈结构35。[0145] 可选地，在去除位于所述空隙26内的至少部分所述存储器层62后，还可对表面进行清洗、清洁，从而提高后续第一半导体材料层21与沟道层61的接触性能。[0146] 可选地，在栅缝隙内形成第一半导体材料层21时，会在叠层结构30背离衬底10的一侧表面、以及栅缝隙的侧壁上也形成第一半导体材料层21。随后再去除叠层结构30背离衬底10的一侧表面、以及栅缝隙的侧壁上的第一半导体材料层21。[0147] 上述内容提及的第一保护层51可以由多层子保护层构成。在本实施方式中，第一保护层51可以包括三层子保护层，例如第一保护层51包括依次沿远离所述栅缝隙侧壁方向且层叠设置的第一子保护层、第二子保护层、及第三子保护层。第一子保护层的材质为氮化硅，第二子保护层的材质为氧化硅，第三子保护层的材质为氧化铝。而在去除保护层时，三个子保护层并不是同时去除的，而是分开去除的。例如最外层的第三子保护层可在去除第一阻挡层22与第二阻挡层24后便进行去除。第二子保护层可在空隙26内形成第一半导体材料层21后进行去除。第一子保护层可在将替换层33制备成栅极层34时与替换层33一并去除。[0148] 请一并参考图36‑图39，图36为本申请一实施方式中在S850之后所包括的工艺流程图。图37为图36中S850对应C‑C方向的截面图。图38‑图39分别为图36中S851、S852对应C‑C方向的截面图。本实施方式中，所述衬底10包括依次层叠设置的第一子衬底11、第二子衬底12、以及第三子衬底13，且所述第一子衬底11连接所述第一半导体材料层21；在S850“在所述第一栅缝隙41与所述第二栅缝隙42内形成阵列公共源极70”之后，还包括S851、S852。其中，S851、S852的详细介绍如下。[0149] 请参考图38，S851，依次去除所述第三子衬底13与所述第二子衬底12。[0150] 请参考图39，S852，形成贯穿所述第一子衬底11的电连接件14，以使所述电连接件14连接所述第一半导体材料层21。[0151] 在本实施方式中，衬底10包括第一子衬底11、第二子衬底12、以及第三子衬底13。其中，第一子衬底11用于支撑三维存储器1的其他结构。而第二子衬底12与第三子衬底13用于保护层第一子衬底11。可选地，第一子衬底11可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(SiliconOnInsulator，SOI)衬底10或绝缘体上锗(GermaniumOnInsulator，GOI)衬底10等。可选地，第二子衬底12为多晶硅。可选地，第三子衬底13为氧化硅。[0152] 在去除第二子衬底12与第三子衬底13后，还可形成贯穿所述第一子衬底11的电连接件14，以使所述电连接件14连接所述第一半导体材料层21。电连接件14即为一种导电件，可将第一导电层中的电子通过电连接件14传导至衬底10之外的其他部件当中。可选地，电连接件14的材质为导电材料。可选地，在去除第二子衬底12与第三子衬底13之后，还可再沉积第一子衬底11，从而增加第一子衬底11的厚度。[0153] 请一并参考图40‑图42，图40为本申请一实施方式中S600所包括的工艺流程图。图41‑图42为图41中S630、S640对应B‑B方向的截面图。本实施方式中，S600“形成贯穿所述叠层结构30与所述第二半导体材料层25的第一栅缝隙41”包括S630、S640。其中，S630、S640的详细介绍如下。[0154] 请参考图41，S630，形成贯穿所述叠层结构30与部分所述第二半导体材料层25的初始第一栅缝隙41a。[0155] 请参考图42，S640，在所述初始第一栅缝隙41a的底壁上继续贯穿剩余的所述第二半导体材料层25，以露出所述第二阻挡层24，得到第一栅缝隙41。[0156] 在形成第一栅缝隙41时，可通过两步法进行制备，在第一步可先形成贯穿所述叠层结构30与部分所述第二半导体材料层25的初始第一栅缝隙41a。随后再在所述初始第一栅缝隙41a的底壁上继续贯穿剩余的所述第二半导体材料层25，以露出所述第二阻挡层24，得到第一栅缝隙41。从而提高第一栅缝隙41蚀刻的精准度，提高第一栅缝隙41的质量。[0157] 除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器11的制备方法来制备下文的三维存储器1。[0158] 请一并参考图43‑图47，图43为本申请一实施方式中三维存储器的俯视图。图44为图43中沿A‑A方向的截面图。图45为图43中沿B‑B方向的截面图。图46为图43中沿C‑C方向的截面图。图47为图43中沿D‑D方向的截面图。本实施方式提供了一种三维存储器1，所述三维存储器1包括衬底10。覆盖所述衬底10的半导体结构20，所述半导体结构20包括依次层叠设置的第一半导体材料层21与第二半导体材料层25。覆盖所述半导体结构20的堆栈结构35。贯穿所述堆栈结构35与所述第二半导体材料层25的部分阵列公共源极70。贯穿部分所述堆栈结构35的虚拟NAND串40，所述虚拟NAND串40的相对两侧均连接所述阵列公共源极70。[0159] 实施方式提供的三维存储器1，通过形成贯穿部分所述堆栈结构35的虚拟NAND串40，降低虚拟NAND串40的贯穿深度，从而使第一半导体材料层21得以保留，保证了三维存储器1结构的完整性、提高了三维存储器1的稳定性，提高了三维存储器1的质量。具体的原理上文已进行了详细的介绍，本实施方式在此不再赘述。[0160] 请再次参考图43‑图46，本实施方式中，所述阵列公共源极70包括相连接的第一子阵列公共源极71与第二子阵列公共源极72，所述第一子阵列公共源极71贯穿所述堆栈结构35与所述第二半导体材料层25，所述第二子阵列公共源极72贯穿所述堆栈结构35。[0161] 由于在制备虚拟NAND串40之前，先在堆栈结构35中形成了底部选择栅狭缝36，因此在制备虚拟NAND串40可利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用，使其贯穿深度降低，即形成贯穿部分所述堆栈结构35的虚拟NAND串40。因此第二栅缝隙42(即栅缝隙与虚拟NAND串40的重叠部分)的蚀刻深度会比第一栅缝隙41的蚀刻深度要小。进而使得后续在形成阵列公共源极70时第二子阵列公共源极72的贯穿深度比第一子阵列公共源极71的贯穿深度小。也可以理解为在不同的区域阵列公共源级的结构不同。并且由于第二子阵列公共源极72的贯穿深度更小，可进一步提高三维存储器1的电学性能。[0162] 可选地，所述虚拟NAND串40连接所述第二子阵列公共源极72。[0163] 请再次参考图48，图48为本申请另一实施方式中三维存储器对应C‑C方向的截面图。本实施方式中，所述第二子阵列公共源极72包括相连接的第一部分721与第二部分722，所述第一部分721贯穿部分所述堆栈结构35，所述第二部分722贯穿剩余的所述堆栈结构35，所述第二部分722相较于所述第一部分721靠近所述衬底10，且所述第一部分721在所述衬底10上的正投影位于所述第二部分722在所述衬底10上的正投影内。[0164] 从上文可知，在形成第二栅缝隙42后，还需去除位于第一半导体材料层21与第二半导体材料层25之间的牺牲层23，此时也会同时将底部选择栅狭缝36中的牺牲层23给同样去除掉。最终再通过第二栅缝隙42形成第二子阵列公共源极72，因此第二子阵列公共源极72包括第二栅缝隙42的贯穿深度，以及位于第二栅缝隙42下的底部选择栅狭缝36的贯穿深度。因此，本实施方式可使所述第一部分721在所述衬底10上的正投影位于所述第二部分722在所述衬底10上的正投影内。这样可使在制备虚拟NAND串40时，可使虚拟NAND串40更易落入底部选择栅狭缝36内，从而利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用。[0165] 请再次参考图47，本实施方式中，所述阵列公共源极70还包括与所述第二子阵列公共源极72连接的第三子阵列公共源极73，所述第三子阵列公共源极73连接所述虚拟NAND串40，且所述第三子阵列公共源极73相较于所述虚拟NAND串40靠近所述衬底10。[0166] 从上文可知，在去除位于第一半导体材料层21与第二半导体材料层25之间的牺牲层23，此时也会同时将底部选择栅狭缝36中的牺牲层23给同样去除掉。并且此时还会将位于虚拟NAND串40底部的牺牲层23也去除掉。因此在形成阵列公共源极70时，位于虚拟NAND串40底部还会形成第三子阵列公共源极73。[0167] 请再次参考图49，图49为本申请另一实施方式中三维存储器对应D‑D方向的截面图。本实施方式中，所述虚拟NAND串40在所述衬底10上的正投影位于所述第三子阵列公共源极73在所述衬底10上的正投影内。[0168] 在本实施方式中还可使所述虚拟NAND串40在所述衬底10上的正投影位于所述第三子阵列公共源极73在所述衬底10上的正投影内。这样可使在制备虚拟NAND串40时，可使虚拟NAND串40更易落入底部选择栅狭缝36内，从而利用底部选择栅狭缝36来实现对虚拟NAND串40的阻挡作用。[0169] 请一并参考图50，图50为本申请又一实施方式中三维存储器对应C‑C方向的截面图。本实施方式中，所述衬底10包括覆盖所述第一半导体材料层21的第一子衬底11、以及贯穿所述第一子衬底11的电连接件14，所述电连接件14连接所述第一半导体材料层21。[0170] 本实施方式的衬底10包括第一子衬底11，并且还包括贯穿所述第一子衬底11的电连接件14，以使所述电连接件14连接所述第一半导体材料层21。电连接件14即为一种导电件，可将第一导电层中的电子通过电连接件14传导至衬底10之外的其他部件当中。可选地，电连接件14的材质为导电材料。[0171] 本申请还提供了一种电子设备，所述电子设备包括处理器和如本申请上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。[0172] 本申请还提供了一种电子设备，包括本申请提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过采用本申请上述实施方式提供的三维存储器1，可保证电子设备的完整性、提高电子设备的稳定性，提高电子设备的质量。[0173] 以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

专利地区：湖北

专利申请日期：2020-09-23

专利公开日期：2024-07-26

专利公告号：CN112151547B