低密度奇偶校验译码器以及对其进行省电的方法

专利名称：低密度奇偶校验译码器以及对其进行省电的方法

专利类型：发明专利

专利申请号：CN202010910673.6

专利申请（专利权）人：慧荣科技股份有限公司
权利人地址：中国台湾新竹县

专利发明（设计）人：翁晟佑

专利摘要：本发明公开了一种对低密度奇偶校验译码器进行省电的方法，包括：在每一次译码迭代期间决定出一征状权重；以及使用在每一次译码迭代期间所决定出的所述征状权重来设定用于进行低密度奇偶校验的一最佳时钟频率，其中所使用的低密度奇偶校验译码是采用位翻转算法的硬决策硬译码。本发明公开了适用于硬决策硬译码以及硬决策软译码模式下自动调整时钟频率的方法以及装置，以在错误位的数量增加的同时维持流量大小。通过监测征状权重，可以得到妥善地减轻流量与功耗之间的折衷问题，并且可在硬决策硬译码模式切换至硬决策软译码模式时进行功率提升，以避免有速度不稳定的问题。

主权利要求：
1.一种对一低密度奇偶校验译码器进行省电的方法，所述低密度奇偶校验译码器所使用的低密度奇偶校验译码模式是使用一位翻转算法的一硬决策硬译码模式，所述方法的特征在于，包括：在每一次译码迭代期间，决定出一征状权重；以及
使用在每一次译码迭代期间所决定出的所述征状权重来保持或增加当前的时钟频率，以设定用于进行低密度奇偶校验的一最佳时钟频率；
当判断出所决定出的多个征状权重开始重迭时，所述方法进一步进行以下操作：于所述硬决策硬译码模式下再执行一次迭代；
通过调整时钟频率来对所述低密度奇偶校验译码器进行功率提升；以及切换至一硬决策软译码模式。
2.如权利要求1所述的方法，其特征在于，在一初始迭代中，时钟频率是根据当前译码操作的上一次译码操作中的错误位的数量来设定。
3.如权利要求1所述的方法，其特征在于，还包括：
在下一次译码操作中，使用最后使用的时钟频率来作为一初始时钟频率。
4.一种低密度奇偶校验译码器，使用一位翻转算法的一硬决策硬译码模式来作为低密度奇偶校验译码模式，其特征在于，包括：一校验征状权重电路，用于在每一次译码迭代期间，决定出一征状权重；一处理器，耦接于所述校验征状权重电路，所述处理器用于控制所述低密度奇偶校验译码器的操作；以及一振荡器，耦接于所述处理器，所述振荡器用于提供一时钟至所述低密度奇偶校验译码器，其中每一次译码迭代期间所决定出的所述征状权重被使用来保持或增加当前的时钟频率，以设定用于进行低密度奇偶校验的一最佳时钟频率；
其中当所述校验征状权重电路判断所决定出的多个征状权重开始重迭时，所述处理器指示所述低密度奇偶校验译码器于所述硬决策硬译码模式下执行下一次迭代，控制所述振荡器来增加所述时钟的频率，以及指示所述低密度奇偶校验译码器切换至一硬决策软译码模式。
5.如权利要求4所述的低密度奇偶校验译码器，其特征在于，在一初始迭代中，所述处理器根据当前译码操作的上一次译码操作中的错误位的数量来设定所述时钟的频率。
6.如权利要求4所述的低密度奇偶校验译码器，其特征在于，最后使用的时钟频率是被使用为下一次译码操作中的一初始时钟频率。 说明书 : 低密度奇偶校验译码器以及对其进行省电的方法[0001] 本申请是申请日为2017年03月16日、申请号为201710156939.0、发明创造名称为“低密度奇偶校验译码器以及对其进行省电的方法”的中国发明申请的分案申请。技术领域[0002] 本发明涉及低密度奇偶校验(low‑densityparitycheck，LDPC)译码，尤其涉及一种用于省电的低密度奇偶校验译码器和相关的译码方法。背景技术[0003] 低密度奇偶校验译码器是使用具有奇偶位(paritybit)的线性错误校正码来进行译码，其中奇偶位会提供用于验证接收到的码字(codeword)的奇偶方程式给译码器。举例来说，低密度奇偶校验可为一具有固定长度的二进制代码，其中所有的符元(symbol)相加会等于零。[0004] 在编码过程中，所有的数据位会被重复执行并且被传送至对应的编码器，其中每个编码器会产生一奇偶符元(paritysymbol)。码字是由k个信息位(informationdigit)以及r个校验位(checkdigit)所组成。如果码字总共有n位，则k＝n‑r。上述码字可用一奇偶校验矩阵来表示，其中所述奇偶校验矩阵具有r列(表示方程式的数量)以及n行(表示位数)，如图1所示。这些码被称为「低密度」是因为相较于奇偶校验矩阵中位0的数量而言，位1的数量相对的少。在译码过程中，每次的奇偶校验都可视为一奇偶校验码，并随后与其他奇偶校验码一起进行交互校验(cross‑check)，其中译码会在校验节点(checknode)进行，而交互校验会在变量节点(variablenode)进行。[0005] 低密度奇偶校验译码器支持三种模式：硬判定硬译码(硬决策硬译码)、软判定硬译码(softdecision硬译码)，以及软判定软译码(softdecision硬译码)。图1是奇偶校验矩阵H(图1的上半部份)以及TannerGraph(图1的下半部份)的示意图，其中TannerGraph是另一种表示码字的方式，并且可用于解释当使用一位翻转(bitflipping)算法时，低密度奇偶校验译码器的一些涉及硬判定软译码的操作。[0006] 在TunnerGraph中，方形(C1～C4)所表示的校验节点(checknode)代表奇偶位(paritybit)的数量，且圆形(V1～V7)所表示的变量节点(variablenode)是一码字中位的数量。如果一特定方程式与码符元(codesymbol)有关，则对应的校验节点与变量节点之间会以联机来表示。被估测的消息会沿着这些联机来传递，并且于节点上以不同的方式组合。一开始时，变量节点将发送一估测至所有联机上的校验节点，其中这些联机包括被认为是正确的位。接着，每个校验节点会依据对所有其他的连接的估测(connectedestimate)来针对每一变数节点进行新的估测，并且将新的估测传回至变量节点。新的估测是基于：奇偶校验方程式迫使所有的变量节点连接至一特定校验节点，以使总和为零。[0007] 这些变量节点会接收新的信息以及使用一多数规则(majorityrule)(也就是硬判定)，来判断所传送的原始位的值是否正确，若不正确，所述原始位会被翻转(flipped)。所述位接着会被传回至所述校验节点，且上述步骤会被迭代地执行一预定次数，直到符合这些校验节点的奇偶校验方程式。若有符合这些奇偶校验方程式(也就是校验节点所计算的值符合接收自变量节点的值)，则可启用提前终止(earlytermination)，这会使得系统在最大迭代次数达到之前就结束译码程序。[0008] 所述奇偶校验限制是由进行一症状校验(syndromecheck)来实施。一个有效的码T字将会符合方程式：H.C＝S＝0，其中H是奇偶矩阵、C是硬判定码字，且S是症状。当S等于零时，表示译码程序已完成，且不需要更进一步的信息。一般来说，硬判定以及症状校验会在迭代期间执行，其中一非零(non‑zero)症状表示有奇性(oddparity)存在，并且需要再执行新的译码迭代。[0009] 译码器受功率上的问题所影响，越复杂的译码器的架构也会更耗电。上述的位翻转算法可支持硬决策硬译码以及硬决策软译码模式。硬决策硬译码是最省电的模式，因为只牵涉到1位的变化。然而，当错误位增加时，功率上的问题也越来越显着，超过约25个错误位时，位翻转算法的流量(throughput)开始下降；超过约40个错误位时，则有需要切换至硬决策软译码模式，但切换到另一种模式会使得算法的速度变得非常不稳定。发明内容[0010] 本发明的一目的在于检查何时有最大的耗电，并且改变时钟频率来减轻功率损耗与流量之间的折衷效应(tradeoff)。[0011] 本发明的一实施例公开了一种对低密度奇偶校验(low‑densityparitycheck，LDPC)译码器进行省电的方法，包括：在每一次译码迭代期间决定出一征状权重(syndromeweight)；以及使用在每一次译码迭代期间所决定出的所述征状权重来设定用于进行低密度奇偶校验的一最佳时钟频率(optimalclockfrequency)。[0012] 本发明的另一实施例公开了一种低密度奇偶校验(low‑densityparitycheck，LDPC)译码器，包括一校验征状权重(checksyndromeweight)电路、一处理器以及一振荡器。所述校验征状权重电路用于在每一次译码迭代期间决定出一征状权重；所述处理器是耦接于所述校验征状权重电路，并且用于控制所述低密度奇偶校验译码器的操作；所述一振荡器是耦接于所述处理器，所述振荡器用于提供一时钟至所述低密度奇偶校验译码器，其中所述时钟的频率是根据在每一次译码迭代期间所决定出的所述征状权重来设定。附图说明[0013] 图1是根据先前技术的用于进行低密度奇偶校验译码的一奇偶校验矩阵以及TannerGraph的示意图。[0014] 图2是根据本发明一实施例的低密度奇偶校验译码器的示意图。[0015] 其中，附图标记说明如下：[0016] 200 低密度奇偶校验译码器[0017] 210 比较电路[0018] 220、240 区块[0019] 230 排序存储器[0020] 250 更新存储器[0021] 260 校验征状权重电路[0022] 265 振荡器[0023] 270 置换器[0024] 280 提前终止校验电路[0025] 290 处理区块具体实施方式[0026] 本发明的目的在于公开一自调频(frequencyauto‑tuning)架构来降低控制电源与流量之间的折衷效应。[0027] 如相关技术所述，位翻转算法可支持所有的模式，但最适合用在具有最低功耗的硬决策硬译码模式。然而在硬决策硬译码模式下，若有超过大约25个错误位会造成流量下降。当切换至硬决策软译码时，可一并使用位翻转算法以及N2译码引擎，但在超过40个错误位的情况下，N2译码引擎会有较高的可信度。因此，本发明公开了一种方法，其可在硬决策硬译码期间通过增加时钟频率来对位翻转算法进行功率提升(powerboost)，并且可于切换至硬决策软译码时更进一步作功率提升。[0028] 征状权重(syndromeweight)是用于决定出一适当的时间点来提升时钟频率。征状权重是一陷阱集合(trappingset)(也就是一LDPC码的TannerGraph的一子图(subgraph)，其造成译码器失败)中的非零组件或不符合的(unsatisfied)检查节点的数量。一般来说，由于征状权重会随着错误位数量的增加而增加，而位翻转引擎(BFengine)的流量也会随着错误位数量的增加而下降，故征状权重是何时需要进行功率提升的重要指标。[0029] 在每一次迭代中，征状权重会先被取得，并且用来设定一时钟频率。对第一次迭代而言，之前的错误位数量可用来设定初始时钟频率。在后续的迭代期间，每一次的征状权重都会被取得，并且用来保持或增加时钟频率。上述方式的目的在于将流量保持在大约400MHz。[0030] 当错误位的数量开始增加时，征状权重会在位翻转算法的硬决策硬译码模式下开始重迭(overlap)，这表示有需要切换至硬决策软译码模式。如上所述，由于改变所使用的模式需要提升功率，时钟频率应所述要增加。通常，当侦测到不同的征状权重开始重迭时，位翻转算法可于增加时钟频率以及改变译码模式之前再进行一次迭代。[0031] 上述方法包括两种实施方式，第一种实施方式是一律在译码完成时回复到初始时钟频率，并且根据之前的错误位来设定下一级译码的初始时钟频率。第二种实施方式是保持最新一次的时钟频率(即使在译码结束的情况下)，并且使用此时钟频率来作为下一级译码的初始时钟频率。第一种实施方式可称为个别模式(individualmode)，在此模式中，由于初始时钟频率与随机数据(randomdata)有更好的匹配，故在译码效能上有比较好的表现。第二种实施方式可称为传递模式(forwardmode)，对于降低功率损耗有比较好的表现。[0032] 请参考图2，图2是根据本发明一实施例的低密度奇偶校验译码器的示意图。如图2所示，LDPC译码引擎200包括一排序存储器(ordermemory)230，用于储存多个通道值。所述通道值以及对应的矩阵会被传递至一减法器(subtractor)(如图2中处理区块290内“‑”所示)，且结果值D会被传送至比较电路210以更新所述通道值，以及传送至更新存储器250。之后，更新存储器250再传送一结果至处理区块290，其中输出处理区块290会输出多个调整后的矩阵(modifiedmetrics)。经过调整后的通道值以及矩阵会于加法器(如图2中处理区块290内“+”所示)累加，以产生一新的APP值。在先前技术中，此新的APP值会直接被传送至置换器(permutator)(例如图2所示的置换器270)，而置换器270就会通过提前终止校验电路280来启动一症状校验操作。提前终止校验电路280还包括一校验征状权重(checksyndromeweight)电路260，校验征状权重电路260是耦接于一振荡器265，振荡器265用于产生一时钟频率以提供给LDPC译码引擎200。校验征状权重电路260是用于决定出征状权重，并且使用所述征状权重来更新时钟频率。校验征状权重电路260会输出信号至振荡器265，以使振荡器265依据所述征状权重产生具有一频率的一更新后时钟信号CLK。[0033] 综上所述，本发明公开了适用于硬决策硬译码以及硬决策软译码模式下自动调整时钟频率的方法以及装置，以在错误位的数量增加的同时维持流量大小。通过监测征状权重，可以得到妥善地减轻流量与功耗之间的折衷问题，并且可在硬决策硬译码模式切换至硬决策软译码模式时进行功率提升，以避免有速度不稳定的问题。如此一来，可达到有效控制功耗的效果。[0034] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

专利地区：台湾

专利申请日期：2017-03-16

专利公开日期：2024-07-26

专利公告号：CN112087236B