带隙基准电路实用新型专利

专利名称：带隙基准电路

专利类型：实用新型专利

专利申请号：CN202010995963.5

专利申请（专利权）人：牛芯半导体(深圳)有限公司
权利人地址：广东省深圳市福田区八卦岭工业区511栋星田创空间301

专利发明（设计）人：关宇恒,唐重林

专利摘要：本申请提供了一种带隙基准电路，包括带隙基准主体电路和带隙基准控制电路，带隙基准主体电路包括第一PMOS管和第二PMOS管，第一PMOS管的源极连接电源，第二PMOS管的源极连接电源，第二PMOS管的栅极连接第一PMOS管的栅极作为检测点，带隙基准控制电路包括第三PMOS管、第四PMOS管、第一NMOS管和调节单元，第三PMOS管的源极连接电源，第三PMOS管的栅极连接检测点，第四PMOS管的源极连接第三PMOS管的漏极，第四PMOS管的栅极连接第一使能信号，若检测点的电压为高电平，第一NMOS管的漏极连接第四PMOS管的漏极，第一NMOS管的栅极连接检测点，调节单元的输入端连接第四PMOS管的源极，调节单元的输出端连接检测点，调节单元的输入端接入低电平，调节单元的输出为低电平，检测点的电平变低。

主权利要求：
1.一种带隙基准电路，其特征在于，包括带隙基准主体电路和连接所述带隙基准主体电路的带隙基准控制电路，所述带隙基准主体电路包括：
第一PMOS管，所述第一PMOS管的源极连接电源；
第二PMOS管，所述第二PMOS管的源极连接所述电源，所述第二PMOS管的栅极连接所述第一PMOS管的栅极作为所述带隙基准主体电路的检测点；
所述带隙基准控制电路包括：
第三PMOS管，所述第三PMOS管的源极连接电源，所述第三PMOS管的栅极连接所述检测点；
第四PMOS管，所述第四PMOS管的源极连接所述第三PMOS管的漏极，所述第四PMOS管的栅极连接第一使能信号，若所述检测点的电压为高电平，则所述第一使能信号为低电平；
第一NMOS管，所述第一NMOS管的漏极连接所述第四PMOS管的漏极，所述第一NMOS管的栅极连接所述检测点，所述第一NMOS管的源极接地；
调节单元，包括第五PMOS管和第一运算放大器，所述调节单元的输入端连接所述第四PMOS管的源极，所述调节单元的输出端连接所述检测点，当所述调节单元的输入端接入低电平时，所述调节单元的输出为低电平；所述第五PMOS管的源极连接所述电源，所述第五PMOS管的栅极作为所述调节单元的输入端连接所述第四PMOS管的源极；所述第一运算放大器的第一输入端连接所述第一PMOS管的漏极，所述第一运算放大器的第二输入端连接所述第二PMOS管的漏极，所述第一运算放大器的输出端连接所述检测点；
电路关断单元，所述电路关断单元的输入端连接所述电源，所述电路关断单元的控制端连接第二使能信号，所述电路关断单元的输出端连接所述检测点，所述第二使能信号控制所述电路关断单元的工作或关断；
所述电路关断单元包括：
第六PMOS管，所述第六PMOS管的源极作为所述电路关断单元的输入端连接所述电源，所述第六PMOS管的栅极作为所述电路关断单元的控制端连接所述第二使能信号，所述第四PMOS管的漏极作为所述电路关断单元的输出端连接所述检测点。
2.根据权利要求1所述的带隙基准电路，其特征在于，
若所述第二使能信号为高电平，则所述电路关断单元不影响所述带隙基准主体电路；
若所述第二使能信号为低电平，则所述电路关断单元将所述带隙基准主体电路的检测点的电压变为高电平，所述带隙基准主体电路关断。
3.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准控制电路还包括：限流单元，所述第一NMOS管的源极通过所述限流单元接地。
4.根据权利要求3所述的带隙基准电路，其特征在于，所述限流单元包括：第二NMOS管，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第二NMOS管的栅极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地。
5.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准主体电路还包括：第一三极管，所述第一三极管的发射极连接所述第一PMOS管的漏极，所述第一三极管的基极连接所述第一三极管的集电极并接地；
第二三极管，所述第二三极管的发射极通过第一电阻连接所述第二PMOS管的漏极，所述第二三极管的基极连接所述第二三极管的集电极并接地。
6.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准主体电路还包括：第七PMOS管，所述第七PMOS管的源极连接所述电源，所述第七PMOS管的栅极连接所述第一PMOS管的栅极，所述第七PMOS管的漏极作为带隙基准电路的输出端输出基准电压；
第二电阻，所述第二电阻的第一端连接所述第七PMOS管的漏极；
第三三极管，所述第三三极管的发射极连接所述第二电阻的第二端，所述第三三极管的基极连接所述第三三极管的集电极并接地。 说明书 : 带隙基准电路技术领域[0001] 本申请涉及电路设计领域，特别涉及一种带隙基准电路。背景技术[0002] 带隙基准源广泛的应用于各种模拟、数模混合信号和电源管理等集成电路中，其目的就是建立一个与电源电压、温度和工艺无关的直流电压或电流。带隙基准源的设计优劣直接影响芯片电路乃至整个系统的性能，如数据转换器、比较器和误差放大器等电路均需要带隙基准源提供精确稳定的基准电压以及基准电流。因此基准源的设计在整个电路系统中占据重要的位置，提高带隙基准源的性能有助于提高电路系统工作的稳定性和可靠性。[0003] 带隙基准电路存在非理想稳定态，称作简并点，当带隙基准电路处于简并点时带隙基准电路的输出恒定为零，无法正常工作提供基准电压。发明内容[0004] 本申请的提供了一种带隙基准电路，能够在一定情况下使带隙基准电路脱离简并点。[0005] 为解决上述问题，本申请提供了一种带隙基准电路，包括带隙基准控制电路和连接所述带隙基准主体电路的带隙基准控制电路，所述带隙基准主体电路包括：第一PMOS管，所述第一PMOS管的源极连接电源；第二PMOS管，所述第二PMOS管的源极连接所述电源，所述第二PMOS管的栅极连接所述第一PMOS管的栅极作为所述带隙基准主体电路的检测点；所述带隙基准控制电路包括：第三PMOS管，所述第三PMOS管的源极连接电源，所述第三PMOS管的栅极连接所述检测点；第四PMOS管，所述第四PMOS管的源极连接所述第三PMOS管的漏极，所述第四PMOS管的栅极连接第一使能信号，若所述检测点的电压为高电平，则所述第一使能信号为低电平；第一NMOS管，所述第一NMOS管的漏极连接所述第四PMOS管的漏极，所述第一NMOS管的栅极连接所述检测点，所述第一NMOS管的源极接地；调节单元，所述调节单元的输入端连接所述第四PMOS管的源极，所述调节单元的输出端连接所述检测点，当所述调节单元的输入端接入低电平时，所述调节单元的输出为低电平。[0006] 在本申请的一个实施例中，所述调节单元包括：第五PMOS管，所述第五PMOS管的源极连接所述电源，所述第五PMOS管的栅极作为所述调节单元的输入端连接所述第四PMOS管的源极；第一运算放大器，所述第一运算放大器的第一输入端连接所述第一PMOS管的漏极，所述第一运算放大器的第二输入端连接所述第二PMOS管的漏极，所述第一运算放大器的输出端连接所述检测点。[0007] 在本申请的一个实施例中，所述带隙基准控制电路还包括：电路关断单元，所述电路关断单元的输入端连接所述电源，所述电路关断单元的控制端连接第二使能信号，所述电路关断单元的输出端连接所述检测点，所述第二使能信号控制所述电路关断单元的工作或关断。[0008] 在本申请的一个实施例中，所述电路关断单元包括：第六PMOS管，所述第六PMOS管的源极作为所述电路关断单元的输入端连接所述电源，所述第六PMOS管的栅极作为所述电路关断单元的控制端连接所述第二使能信号，所述第四PMOS管的漏极作为所述电路关断单元的输出端连接所述检测点。[0009] 在本申请的一个实施例中，若所述第二使能信号为高电平，则所述电路关断单元不影响所述带隙基准主体电路；若所述第二使能信号为低电平，则所述电路关断单元将所述带隙基准主体电路的检测点的电压变为高电平，所述带隙基准主体电路关断。[0010] 在本申请的一个实施例中，所述带隙基准控制电路还包括：限流单元，所述第一NMOS管的源极通过所述限流单元接地。[0011] 在本申请的一个实施例中，所述限流单元包括：第二NMOS管，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第二NMOS管的栅极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地。[0012] 在本申请的一个实施例中，所述带隙基准主体电路还包括：第一三极管，所述第一三极管的发射极连接所述第一PMOS管的漏极，所述第一三极管的基极连接所述第一三极管的集电极并接地；第二三极管，所述第二三极管的发射极通过第一电阻连接所述第二PMOS管的漏极，所述第二三极管的基极连接所述第二三极管的集电极并接地。[0013] 在本申请的一个实施例中，所述带隙基准主体电路还包括：第七PMOS管，所述第七PMOS管的源极连接所述电源，所述第七PMOS管的栅极连接所述第一PMOS管的栅极，所述第七PMOS管的漏极作为带隙基准电路的输出端输出基准电压；第二电阻，所述第二电阻的第一端连接所述第七PMOS管的漏极；第三三极管，所述第三三极管的发射极连接所述第二电阻的第二端，所述第三三极管的基极连接所述第三三极管的集电极并接地。[0014] 由上述技术方案可知，本申请至少具有如下优点和积极效果：[0015] 本申请中提出的一种带隙基准电路，包括带隙基准主体电路和连接带隙基准主体电路的带隙基准控制电路，带隙基准主体电路包括第一PMOS管和第二PMOS管，第一PMOS管的源极连接电源，第二PMOS管的源极连接电源，第二PMOS管的栅极连接第一PMOS管的栅极作为带隙基准主体电路的检测点，若检测点的电压为高电平，则第一PMOS管和第二PMOS管都关断，带隙基准控制电路处于简并点，带隙基准控制电路包括第三PMOS管、第四PMOS管、第一NMOS管和调节单元，第三PMOS管的源极连接电源，第三PMOS管的栅极连接检测点，第四PMOS管的源极连接第三PMOS管的漏极，第四PMOS管的栅极连接第一使能信号，若检测点的电压为高电平，则第一使能信号为低电平，则第四PMOS管导通，第一NMOS管的漏极连接第四PMOS管的漏极，第一NMOS管的栅极连接检测点，第一NMOS管导通，第一NMOS管的源极接地，第一NMOS管的源极为低电平，调节单元的输入端连接第四PMOS管的源极，调节单元的输出端连接检测点，调节单元的输入端接入低电平，调节单元的输出为低电平，从而将检测点的电平由高变低，使带隙基准控制电路脱离简并点。附图说明[0016] 图1示意性的示出了本申请的一个实施例的带隙基准电路结构示意图。[0017] 附图标记说明如下：[0018] 1、带隙基准主体电路，M1、第一PMOS管，M2、第二PMOS管，Q1、第一三极管，Q2、第二三极管，R1、第一电阻，OP、第二运算放大器，11、第二运算放大器的第一输入端，12、第二运算放大器的第二输入端，VB、检测点，M3、第七PMOS管，R2、第二电阻，13、第二电阻的第一端，14、第二电阻的第二端，Q3、第三三极管；[0019] 2、带隙基准控制电路，M4、第三PMOS管，M5、第四PMOS管，M6、第一NMOS管，M7、第二NMOS管，M8、第五PMOS管，M9、第六PMOS管，VBG、基准电压，ENB、第一使能信号，EN、第二使能信号。具体实施方式[0020] 体现本申请特征与优点的典型实施方式将在以下的说明中详细叙述。应理解的是本申请能够在不同的实施方式上具有各种的变化，其皆不脱离本申请的范围，且其中的说明及图示在本质上是当作说明之用，而非用以限制本申请。[0021] 本实施例提供的一种带隙基准电路包括带隙基准主体电路1和连接带隙基准主体电路1的带隙基准控制电路2，如图1所示。[0022] 在本申请的一个实施例中，带隙基准主体电路1可以是有第二运算放大器OP的带隙基准主体电路1，包括：第一PMOS管M1、第二PMOS管M2、第一三极管Q1、第一电阻R1、第二三极管Q2、第二运算放大器OP、第七PMOS管M3、第二电阻R2和第三三极管Q3。第一PMOS管M1的源极连接电源，第二PMOS管M2的源极连接电源，第二PMOS管M2的栅极连接第一PMOS管M1的栅极，第一三极管Q1的发射极连接第一PMOS管M1的漏极，第一三极管Q1的基极连接第一三极管Q1的集电极并接地，第二三极管Q2的发射极通过第一电阻R1连接第二PMOS管M2的漏极，第二三极管Q2的基极连接第二三极管Q2的集电极并接地，第二运算放大器OP的第一输入端11连接第一PMOS管M1的漏极，第二运算放大器OP的第二输入端12连接第二PMOS管M2的漏极，第二运算放大器OP的输出端连接第一PMOS管M1的栅极作为带隙基准主体电路1的检测点VB，第七PMOS管M3的源极连接电源，第七PMOS管M3的栅极连接第一PMOS管M1的栅极连接第二运算放大器OP的输出端，第七PMOS管M3的漏极作为带隙基准电路的输出端输出基准电压VBG，第二电阻的第一端13连接第七PMOS管M3的漏极，第三三极管Q3的发射极连接第二电阻的第二端14，第三三极管Q3的基极连接第三三极管Q3的集电极并接地。第一三极管Q1和第二三极管Q2基极‑发射极电压差值提供正温度系数，第三三极管Q3提供负温度系数，以使带隙基准电路能够输出不受温度影响的稳定电压。[0023] 在本申请的其他实施例中，带隙基准主体电路可以有电流镜而没有第二运算放大器OP，包括：第一PMOS管M1、第二PMOS管M2、第三NMOS管、第四NMOS管、第一三极管Q1、第一电阻R1、第二三极管Q2、第七PMOS管M3、第二电阻R2和第三三极管Q3。第一PMOS管M1的源极连接电源，第二PMOS管M2的源极连接电源，第二PMOS管M2的栅极连接第一PMOS管M1的栅极作为带隙基准主体电路1的检测点VB，第二PMOS管M2的漏极连接第二PMOS管M2的栅极，第三NMOS管的源极连接第一PMOS管M1的漏极，第四NMOS管的源极连接第二PMOS管M2的漏极，第三NMOS管的栅极连接第四NMOS管的栅极，第四NMOS管的源极连接第三NMOS管的栅极，第一三极管Q1的发射极连接第三NMOS管的漏极，第一三极管Q1的基极连接第一三极管Q1的集电极并接地，第二三极管Q2的发射极通过第一电阻R1连接第四NMOS管的漏极，第二三极管Q2的基极连接第二三极管Q2的集电极并接地，第七PMOS管M3的源极连接电源，第七PMOS管M3的栅极连接第二PMOS管M2的栅极，第七PMOS管M3的漏极作为带隙基准电路的输出端输出基准电压VBG，第二电阻的第一端13连接第七PMOS管M3的漏极，第三三极管Q3的发射极连接第二电阻R2的第二端，第三三极管Q3的基极连接第三三极管Q3的集电极并接地。[0024] 在上述实施例中，第二PMOS管M2的栅极连接第一PMOS管M1的栅极，而PMOS管低电压导通，若第二PMOS管M2的栅极为高电平，则第一PMOS管M1和第二PMOS管M2都会关断，带隙基准主体电路1就会进入简并点，无法输出基准电压VBG，可以使用带隙基准控制电路2控制第二PMOS管M2的栅极呈低电平，以使带隙基准主体电路1脱离简并点。[0025] 在本申请的一个实施例中，带隙基准控制电路2可以包括第三PMOS管M4、第四PMOS管M5、第一NMOS管M6和调节单元，第三PMOS管M4的源极连接电源，第三PMOS管M4的栅极连接检测点VB，第四PMOS管M5的源极连接第三PMOS管M4的漏极，第四PMOS管M5的栅极连接第一使能信号ENB，若检测点VB的电压为高电平，则第一使能信号为低电平、第三PMOS管M4关断，第四PMOS管M5导通，第一NMOS管M6的漏极连接第四PMOS管M5的漏极，第一NMOS管M6的栅极连接检测点VB，第一NMOS管M6的源极通过所述限流单元接地，第一NMOS管M6导通使第四PMOS管M5的源极为低电平；调节单元的输入端连接第四PMOS管M5的源极，调节单元的输出端连接检测点VB，当调节单元的输入端接入低电平时，调节单元的输出为低电平，从而使检测点VB呈低电平，从而使带隙基准主体电路1脱离简并点。[0026] 在该实施例中，第三PMOS管M4、第四PMOS管M5、第一NMOS管M6和调节单元相互配合，通过第一使能信号ENB的控制，不仅可以实现将检测点VB的高电平转换为低电平，同时也降低了该支路中第一NMOS管M6的漏极电流，起到限流的作用，减少功耗。[0027] 在本申请的一个实施例中，调节单元可以包括第五PMOS管M8和第一运算放大器，第五PMOS管M8的源极连接电源，第五PMOS管M8的栅极作为调节单元的输入端连接第四PMOS管M5的源极，第一运算放大器的第一输入端连接第一PMOS管M1的漏极，第一运算放大器的第二输入端连接第二PMOS管M2的漏极，第一运算放大器的输出端连接检测点VB。调节单元的输入端即第五PMOS管M8的栅极为低电平时，第五PMOS管M8导通，第二PMOS管M2的漏极呈高电平，第一运算放大器的第二输入端的电压改变，而第一运算放大器会使得第一输入端和第二输入端两端电压相等，从而使带隙基准主体电路1开始工作，带隙基准主体电路1就脱离了简并点。[0028] 在本申请的一个实施例中，第一运算放大器可以是有第二运算放大器OP的带隙基准主体电路1中的第二运算放大器OP，可以是第一PMOS管M1的漏极连接第二运算放大器OP的第一输入端11，第二PMOS管M2的漏极连接第二运算放大器OP的第二输入端12，第二运算放大器OP的输出端作为检测点VB。[0029] 在本申请的一个实施例中，第一输入端11可以是第一运算放大器的负相输入端，第二输入端12可以是第一运算放大器的正相输入端，当第五PMOS管M8导通负相输入端呈高电平时，可以使第一运算放大器的输出呈低电平，从而将检测点VB的电压由高电平变为低电平。[0030] 在本申请的一个实施例中，带隙基准控制电路2还包括电路关断单元，电路关断单元的输入端连接电源，电路关断单元的控制端连接第二使能信号EN，电路关断单元的输出端连接检测点VB，第二使能信号EN控制电路关断单元的工作或关断。[0031] 在本申请的一个实施例中，电路关断单元包括第六PMOS管M9，第六PMOS管M9的源极作为电路关断单元的输入端连接电源，第六PMOS管M9的栅极作为电路关断单元的控制端连接第二使能信号EN，第四PMOS管M5的漏极作为电路关断单元的输出端连接检测点VB。[0032] 在本申请的一个实施例中，若第二使能信号EN为高电平，第六PMOS管M9关断，关断单元不影响带隙基准主体电路1的工作。[0033] 在本申请的一个实施例中，若带隙基准主体电路1的检测点VB的电压为低电平，第二使能信号EN为低电平，第六PMOS管M9导通，则检测点VB电压被第六PMOS管M9的源极连接的电源拉高，以使带隙基准主体电路1进入简并状态，带隙基准主体电路1被关断。[0034] 在本申请的一个实施例中，带隙基准控制电路2还包括限流单元，第一NMOS管M6的源极通过限流单元接地，减少功耗。[0035] 在本申请的一个实施例中，限流单元可以包括第二NMOS管M7，第二NMOS管M7的漏极连接第一NMOS管M6的源极，第二NMOS管M7的栅极连接第二NMOS管M7的漏极，第二NMOS管M7的源极接地，为第三PMOS管M4、第四PMOS管M5和第一NMOS管M6分压，分压大小为第二NMOS管M7的阈值电压。[0036] 在本申请的其他实施例中，可以包括多个相互串联的NMOS管，多个相互串联的NMOS管中的相邻的两个NMOS管中，第一个NMOS管的源极连接第二个NMOS管的漏极，多个相互串联的NMOS管中的第一个NMOS管的漏极连接第一NMOS管M6的源极，多个相互串联的NMOS管中的最后一个NMOS管的源极接地，多个相互串联的NMOS管中每个NMOS管的栅极连接自身的漏极，分压大小为多个NMOS管的阈值电压之和。[0037] 本申请中提出的一种带隙基准电路，包括带隙基准主体电路1和连接带隙基准主体电路1的带隙基准控制电路2，带隙基准主体电路1包括第一PMOS管M1和第二PMOS管M2，第一PMOS管M1的源极连接电源，第二PMOS管M2的源极连接电源，第二PMOS管M2的栅极连接第一PMOS管M1的栅极作为带隙基准主体电路1的检测点VB，若检测点VB的电压为高电平，则第一PMOS管M1和第二PMOS管M2都关断，带隙基准控制电路2处于简并点，带隙基准控制电路2包括第三PMOS管M4、第四PMOS管M5、第一NMOS管M6和调节单元，第三PMOS管M4的源极连接电源，第三PMOS管M4的栅极连接检测点VB，第四PMOS管M5的源极连接第三PMOS管M4的漏极，第四PMOS管M5的栅极连接第一使能信号ENB，若检测点VB的电压为高电平，第一使能信号为低电平，则第四PMOS管M5导通，第一NMOS管M6的漏极连接第四PMOS管M5的漏极，第一NMOS管M6的栅极连接检测点VB，第一NMOS管M6导通，第一NMOS管M6的源极通过所述限流单元接地，第一NMOS管M6的漏极为低电平，调节单元的输入端连接第四PMOS管M5的源极，调节单元的输出端连接检测点VB，调节单元的输入端接入低电平，调节单元的输出为低电平，从而将检测点VB的电平由高变低，使带隙基准控制电路2脱离简并点，本申请的带隙控制电路结构简单，仅由晶体管组成，且在完成带隙基准电路的启动后，关断启动电路不会产生静态漏电，因此节省了功耗和芯片面积，从而保证在电源上电时基准电路能够摆脱简并点，实现一个低功耗且稳定工作的带隙基准电路。[0038] 虽然已参照几个典型实施方式描述了本申请，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本申请能够以多种形式具体实施而不脱离申请的精神或实质，所以应当理解，上述实施方式不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

专利地区：广东

专利申请日期：2020-09-21

专利公开日期：2024-07-26

专利公告号：CN111966157B