直接调制合成器的高级多增益校准实用新型专利

专利名称：直接调制合成器的高级多增益校准

专利类型：实用新型专利

专利申请号：CN202080000800.7

专利申请（专利权）人：香港应用科技研究院有限公司
权利人地址：中国香港新界沙田香港科学园科技大道东二号光电子中心5楼

专利发明（设计）人：陈达夫

专利摘要：一种两点调制锁相环(PLL)具有双输入压控振荡器(VCO)。数字数据调制信号与载波结合，输入到反馈分频器。数据调制信号也输入到偏移数模转换器(DAC)，以产生模拟电压到VCO的第二个输入端。通过VCO的环路路径比通过VCO的DAC路径有更高的增益，其线性度更好。校准单元对VCO输出进行分频，并对脉冲进行计数。偏移DAC有数据输入和增益输入。在校准期间，将DAC的数据输入设置为最小值，然后对VCO输出脉冲进行计数，并对输入到DAC的两个增益值重复上述操作。从这四个计数中，K(DAC)计算器会计算出校准增益值，并将其施加于偏移DAC的增益输入。

主权利要求：
1.一种可调增益合成器，包括：
相位检测器，其用于比较参考时钟与反馈时钟；
电荷泵，其由所述相位检测器激活；
环路滤波器，其由所述电荷泵充电和放电；
电压可控振荡器(VCO)，其有一个环路输入和一个调制输入，所述环路输入用于确定VCO输出的频率，所述调制输入用于调制所述VCO输出的频率；
开关，其用于在正常模式期间将所述环路滤波器连接到所述环路输入，并在校准模式期间断开所述环路滤波器并向所述环路输入施加一个参考电压，其中在校准模式期间，所述可调增益合成器以开环模式工作；
反馈分频器，其用于将所述VCO输出除以一个除数以产生所述反馈时钟；
校准单元，其具有脉冲计数器，用于接收所述VCO输出并产生一个时间段的脉冲计数；
数模转换器(DAC)，其接收调制输入和增益校准输入，所述调制输入接收数据调制信号，所述DAC产生信号到所述VCO的调制输入；校准单元中的控制器，其用于将所述DAC的所述增益校准输入强制设置为第一DAC增益值，并在所述脉冲计数器在一个时间段内产生第一脉冲计数的同时将所述数据调制信号强制设置为最大值，并在所述脉冲计数器在所述时间段产生第二脉冲计数的同时将所述数据调制信号强制设置为最小值；
其中，所述校准单元中的控制器还将所述DAC的所述增益校准输入强制设置为第二DAC增益值，并在所述脉冲计数器在所述时间段内产生第三脉冲计数的同时将所述数据调制信号强制设置为最大值，并在所述脉冲计数器在所述时间段内产生第四脉冲计数的同时，将所述数据调制信号强制设置为最小值；以及K(DAC)计算器，其从第一、第二、第三和第四脉冲计数产生校准DAC增益值；
其中，在正常模式期间，将所述校准DAC增益值施加于所述DAC的所述增益校准输入，以通过增益补偿来调整所述VCO的所述调制输入；
从而，在两个DAC增益值下的校准会产生四个脉冲计数，所述四个脉冲计数确定施加到所述DAC的所述增益校准输入的所述校准DAC增益值；
其中所述K(DAC)计算器包括函数发生器，所述函数发生器生成所述校准DAC增益值作为所述第一、第二、第三和第四脉冲计数的函数，其中所述校准DAC增益值为:P2
P1–2 *[(C2‑C1)/(C4‑C3‑C2+C1)]+P3其中:
C1是所述第一脉冲计数；
C2是所述第二脉冲计数；
C3是所述第三脉冲计数；
C4是所述第四脉冲计数；
FREF是所述参考时钟的参考频率，单位为赫兹；
N是测量每个计数的所述时间段内的FREF的周期数；
K是所述脉冲计数器的除数，其中K等于或大于1；
其中，P1、P2和P3是由FREF、N和K确定的参数，使得2*K*FREF/N是2的幂。
2.根据权利要求1所述的可调增益合成器，其中所述K(DAC)计算器：使用加法器、移位寄存器，并执行一次除法；
其中，在校准期间，所述校准单元不执行两次或更多次除法运算。
3.根据权利要求1所述的可调增益合成器，其中所述第一DAC增益值是所述DAC参考值的可能值范围的四分之三；
其中所述第二DAC增益值是所述DAC参考值的可能值范围的四分之一。
4.根据权利要求1所述的可调增益合成器，其中当所述DAC的所述增益校准输入被设置为最小值时，所述DAC从所述DAC的所述调制输入获得非零增益。
5.根据权利要求4所述的可调增益合成器，其中，所述数据调制信号具有至少12个二进制位；
其中，到所述VCO的所述环路输入的增益大于到所述VCO的所述调制输入的增益；
其中，到所述VCO的所述环路输入的线性度小于到所述VCO的所述调制输入的线性度。
6.根据权利要求4所述的可调增益合成器，其中，所述校准DAC增益值、所述第一DAC增益值、和所述第二DAC增益值均是具有至少7位的二进制字。
7.根据权利要求4所述的可调增益合成器，其中，所述脉冲计数器是溢出计数器，所述溢出计数器在产生所述第二脉冲计数时通过修改所述第一脉冲计数来直接产生第一脉冲计数差，所述溢出计数器在产生所述第四脉冲计数时通过修改所述第三脉冲计数来直接产生第二脉冲计数差，其中，所述K(DAC)计算器接收脉冲计数差作为所述第一、第二、第三和第四脉冲计数。
8.根据权利要求1所述的可调增益合成器，其中所述脉冲计数器包括:分脉冲计数器；
预分频器，其在所述VCO输出的每K个脉冲后产生一个脉冲到所述分脉冲计数器，其中K是至少为1的实数；
从而在计数之前将所述VCO输出除以K。
9.根据权利要求1所述的可调增益合成器，其中所述反馈分频器是允许分数除数的多模分频器。
10.根据权利要求9所述的可调增益合成器，还包括：sigma‑delta调制器，其耦接至所述反馈分频器，用于抖动两个或更多个整数除数以应用到所述反馈分频器。
11.根据权利要求10的可调增益合成器，还包括：求和器，其接收所述数据调制信号和信道选择信号，用于产生调制信号到所述sigma‑delta调制器；
其中，在所述反馈分频器和所述VCO的调制输入端注入数据调制；
其中，所述可调增益合成器为两点调制锁相环(PLL)。
12.一种两点调制锁相环(PLL)，包括：
压控振荡器(VCO)，其产生一个VCO输出，所述VCO输出的频率由VCO环路输入和增益调制输入决定；
反馈分频器，其通过将所述VCO输出除以除数来产生反馈时钟，其中所述除数由调制数据输入来调制；
相位比较器，其将所述反馈时钟与参考时钟比较，以产生相位比较结果；
环路滤波器，其产生一个环路电压；
电荷泵，其响应于所述相位比较结果对所述环路滤波器进行充电和放电；
开关，其在正常工作模式期间将所述环路电压连接到所述VCO环路输入，并在校准模式期间将参考电压连接到所述VCO环路输入；
时钟计数器，其接收所述VCO输出并产生计数差值；
偏移数模转换器(DAC)，其用于接收所述调制数据输入和DAC校准输入，并产生模拟电压至所述VCO的增益调制输入；
其中，所述偏移DAC具有非零增益偏移，使得即使当所述DAC校准输入被设置为最小值时，所述偏移DAC也永远不会有零增益；
状态机，其将所述DAC校准输入设置为第一测试增益值，并在第一测量时间段内将所述调制数据输入强制设置为最小状态以及在第二测量时间段内强制设置为最大状态；
其中，所述时钟计数器在所述第一测量时间段和所述第二测量时间段期间对所述VCO输出的脉冲进行计数，并生成第一计数差值，作为所述第一测量时间段期间的第一计数和所述第二测量时间段期间的第二计数的差值；
其中，所述状态机还将所述DAC校准输入设置为第二测试增益值，并在第三测量时间段内将所述调制数据输入强制设置为最小状态以及在第四测量时间段内将所述调制数据输入强制设置为最大状态；
其中，所述时钟计数器还对所述第三测量时间段和所述第四测量时间段期间的所述VCO输出的脉冲进行计数，并产生第二计数差值，作为所述第三测量时间段期间的第三计数和所述第四测量时间段期间的第四计数的差值；以及校准计算器，其用于接收所述第一计数差值和第二计数差值，并计算出校准增益值；
其中，所述校准增益值在正常模式期间被施加到所述偏移DAC的DAC校准输入，以补偿所述VCO；
其中所述校准计算器包括函数发生器，所述函数发生器产生所述校准增益值，作为所述第一计数差值和所述第二计数差值的函数，其中，所述校准增益值为:P2
P1–2 *(CD1)/(CD2‑CD1)+P3其中:
CD1是所述第一计数差值；
CD1是所述第二计数差值；
FREF是所述参考时钟的参考频率，单位为赫兹；
N是每个测量时间段的FREF的周期数；
K是所述时钟计数器的除数，其中K等于或大于1；
其中，P1、P2和P3是由FREF、N和K确定的参数，使得2*K*FREF/N是2的幂。
13.根据权利要求12所述的两点调制锁相环(PLL)，其中所述时钟计数器还包括：快速分频器，其用于接收所述VCO输出并产生一个比所述VCO输出的频率低的分频信号；
分频时钟计数器，其对来自所述快速分频器的所述分频信号进行计数，以产生一个测量的计数值。
14.根据权利要求13所述的两点调制锁相环(PLL)，其中所述校准计算器还包括:分频器，其用于执行除法运算；
加法器/减法器；
移位寄存器，其用于将中间结果乘以2的幂。
15.根据权利要求12所述的两点调制锁相环(PLL)，其中，在校准期间施加于所述DAC校准输入的所述第一测试增益值是所述校准增益值的可能值范围的四分之三；以及其中，在校准期间施加于所述DAC校准输入的所述第二测试增益值是所述校准增益值的可能值范围的四分之一。
16.一种校准锁相环(PLL)调制器，包括：相位比较装置，其用于比较反馈时钟和参考时钟，以产生相位比较结果；
环路滤波器装置，其用于产生环路电压；
电荷泵装置，其用于响应于所述相位比较结果对所述环路滤波器装置进行充电和放电；
开关装置，其用于在正常工作模式期间将所述环路电压连接到压控振荡器(VCO)环路输入端，以及在校准模式期间将参考电压连接到所述VCO环路输入端；
反馈分频器装置，其用于通过将VCO输出除以除数，以产生反馈时钟，以及响应于调制数据输入对所述除数进行调制；
压控振荡器(VCO)装置，其VCO输出的频率由所述VCO环路输入和第二输入决定；
时钟计数器装置，其用于对所述VCO输出的脉冲进行计数，并产生计数差值；
数字模拟转换器(DAC)装置，其通过转换由数字校准输入调整的调制数据输入的数字值，来产生模拟电压到所述VCO装置的第二输入；控制装置，其用于将第一测试值施加到所述DAC装置的数字校准输入，并在第一测量时间段内将所述调制数据输入强制设置为最小状态以及在第二测量时间段内将所述调制数据输入强制设置为最大状态；
所述控制装置还用于将第二测试值施加到所述DAC装置的数字校准输入，并在第三测量时间段内将所述调制数据输入强制设置为最小状态以及在第四测量时间段内将所述调制数据输入强制设置为最大状态；
所述时钟计数器装置还用于对所述VCO输出的脉冲进行计数：在所述第一测量时间段内产生第一计数；
在所述第二测量时间段内产生第二计数；
在所述第三测量时间段内产生第三计数；
在所述第四测量时间段内产生第四计数；
校准计算器，其使用所述第一计数、所述第二计数、所述第三计数、所述第四计数产生校准值；
其中，在正常模式下，所述校准值被施加到所述DAC装置的数字校准输入，以补偿所述VCO装置；
其中所述时钟计数器装置还包括：
快速分频器装置，其接收所述VCO输出，用于产生比所述VCO输出的频率低的分频信号；
时钟计数装置，其用于对来自所述快速分频器装置的所述分频信号进行计数，以产生所述计数差值；
其中，所述DAC装置具有非零增益偏移，从而即使在所述数字校准输入被设置为最小值时，所述DAC装置也不会有零增益。
17.根据权利要求16的校准锁相环(PLL)调制器，还包括:sigma‑delta调制器装置，其耦接至所述反馈分频器装置，用于抖动两个或更多个整数除数以施加到所述反馈分频器装置；
求和器装置，其接收所述调制数据输入和信道选择信号，用于产生调制信号到所述sigma‑delta调制器装置；
其中，在所述反馈分频器装置和所述VCO装置的所述第二输入端注入数据调制；
其中，所述校准PLL调制器为两点调制锁相环(PLL)。 说明书 : 直接调制合成器的高级多增益校准技术领域[0001] 本发明涉及锁相环(PLL’s，Phase‑LockedLoops)，特别涉及使用两个增益值的压控振荡器(VCO，Voltage‑ControlledOscillator)的增益校准。背景技术[0002] 先进的无线通信系统通常需要精确的时钟，该时钟被调制以携带数据。可以使用带有压控振荡器(VCO)的锁相环(PLL)来生成时钟，压控振荡器(VCO)将输入电压转换成频率取决于输入电压的输出时钟。[0003] 一些通信标准采用高频率，并且可以从一个频道跳到另一个频道，以避免传输干扰或其它阻碍。因此，VCO可能需要运行在一个较宽的频率范围上，并需要一个大增益。大的VCO增益通常需要大的芯片面积，因此需要更高的制造成本和功率。[0004] PLL可用于生成一个时钟，然后通过诸如上变频混频器(up‑conversionmixer)和数模转换器(DAC，Digital‑to‑AnalogConverter)将数据与PLL输出后的时钟混合。但是，DAC会引入同相和正交信号不匹配(IQ不匹配)。DAC和混频器所需的芯片面积增加了成本和功率要求。[0005] 也可以使用两点调制PLL。数据被注入PLL本身，使PLL输出的是数据调制输出，而不是一个固定时钟。使用两点调制PLL时，不再需要上变频混频器及其DAC。两点调制PLL还可以提高噪声性能。从功率放大器到VCO的拉动效应可以减轻。[0006] 图1显示一种现有技术的两点调制PLL。锁相环(PLL)由相频检测器42、电荷泵44、环路滤波器46、加法器72、VCO41和多模分频器(multi‑modedivider)52组成。来自VCO41的输出时钟FOUT通过多模分频器52进行分频，并通过相频检测器42与一个参考时钟FREF进行比较。比较结果使电荷泵44对环路滤波器46进行充电或放电，从而调整VCO41的输入电压。VCO41通过调整输出时钟FOUT的频率来响应其输入电压的变化。[0007] 数据用于调制或编码来自VCO41的FOUT。数据在两个点注入到PLL中。数据IN1被施加到多模分频器52，而数据IN2被输入到加法器72。相同的数据值施加到IN1和IN2，但IN1可以是数据的数字表示，而IN2可以是表示相同数据的模拟电压。IN1使多模分频器52对其除数(divisor)进行调制，而IN2直接调整VCO41的输入电压。由于IN2施加在VCO41的输入端，所以它具有高通特性，而IN1较早施加在PLL环路中，具有低通特性。由IN1引入的多模分频器52中除数的调制必须经过相频检测器42、电荷泵44和环路滤波器46，然后才能到达注入IN2的加法器72，因此IN1比IN2具有更大的固有延迟。[0008] 图2A‑C是频率响应图，突出了两点调制PLL中的增益不匹配。由于IN2不通过相频检测器42、电荷泵44和环路滤波器46，因此其频率响应受VCO41的增益主导。[0009] 图2A显示匹配良好的两点调制PLL的曲线图。由于多模分频器52、相频检测器42、电荷泵44和环路滤波器46的延迟，IN1的频率响应在较高频率时有所下降。这些延迟在IN2中是不存在的，IN2在高频时有很好的响应，但在低频时响应较差。因此，IN1类似于低通滤波器，而IN2类似于高通滤波器。[0010] 由于相同的数据通过IN1和IN2，所以总频率响应是IN1和IN2的频率响应曲线的总和。如图2A所示，在增益匹配良好的情况下，该总响应在所有频率上都是比较平坦的。[0011] 在图2B中，VCO的增益KVCO过高。VCO41的高增益极大地影响了IN2的高频响应，而IN1则保持不变，因为多模分频器52、相频检测器42、电荷泵44和环路滤波器46并没有因VCO41的增益变化而改变。总频率响应，即IN1和IN2的频率响应曲线之和，在交叉频率FC之后上升。总响应曲线在高频率时的跳变会导致信号失真。[0012] 在图2C中，VCO的增益KVCO过低。VCO41的低增益降低了IN2的高频响应，而IN1的高频响应基本保持不变。总频率响应在交叉频率FC后下降，因为高频响应由通过IN2和VCO41注入的数据主导。[0013] VCO41的增益取决于工艺，并因芯片而异。工艺、电源电压和温度(PVT，Process,power‑supplyVoltage,andTemperature)的变化会严重影响VCO增益，从而影响频率响应，导致信号失真。在设计阶段，电路的设计可以使IN1的低频响应与IN2在典型PVT条件下的高频响应相匹配。[0014] 增益校准通常用于调整PVT条件，并更好地匹配两点调制PLL的高频和低频响应。通过对VCO41的增益进行良好的校准，IN1的低频响应可以在一定范围的PVT条件下与IN2的高频响应很好地匹配。[0015] 有时会使用大面积电路进行校准，如ADC’s、模拟比较器和双环滤波器等。可以使用高频计数器，但这些计数器会在工作频率较高的时候消耗很大的功率。单输入VCO在线性度和调谐范围上有一定的限制。校准单元通常使用乘法器和除法器，这些都是大型复杂电路。大型电路的芯片面积较大，增加了成本和功耗，因此不可取。诸如模拟比较器和ADC之类的精密电路可能需要大型元件才能达到目标精度。[0016] 随着系统的升温，PVT可能会继续变化，从而迫使重新校准和更多延迟。有些系统是闭环，在校准期间，PLL环路滤波器保持连接到VCO输入。这是不可取的，因为环路会有额外的稳定时间。开环系统在校准期间将PLL环路滤波器与VCO输入断开连接，从而加快了校准时间。[0017] 当需要高精度时，VCO校准中使用的DAC可能难以实施。有时需要10位(bit)以上的DAC。这些分辨率超过10位的DAC非常昂贵，而且难以实施。因此，希望缩小用于校准的DAC的尺寸。[0018] 期望有一种具有开环校准系统的两点调制PLL。最好是不使用精密模拟比较器的校准系统。两点调制PLL需要的是全数字校准单元。两点调制PLL最好是使用双输入VCO，以打破线性度和调谐范围之间的权衡。需要一个不使用乘法器和分频器(divider)的校准单元。希望有一个低功耗、低面积的校准单元。附图说明[0019] 图1显示一种现有技术的两点调制PLL。[0020] 图2A‑C是显示突出两点调制PLL中的增益不匹配的频率响应图。[0021] 图3是使用一个溢出计数器和一个偏移DAC用两个增益值来校准VCO增益的两点调制PLL的框图。[0022] 图4是双输入VCO的示意图。[0023] 图5显示一个环路滤波器。[0024] 图6是突出双增益点校准的曲线图。[0025] 图7A‑7C显示图3的两点调制PLL的双增益点校准流程图。具体实施方式[0026] 本发明涉及用于PLL的增益校准的改进。呈现以下描述以使得本领域普通技术人员能够制造和使用如在特定应用及其要求的上下文中提供的本发明。对优选实施例的各种修改，对于本领域普通技术人员来说，将是显而易见的，并且这里定义的一般原则可以应用于其他实施例。因此，本发明并不打算局限于所示和描述的特定实施例，而是要给予与本发明所披露的原则和新颖特征相一致的最广泛的范围。[0027] 图3是使用溢出计数器和偏移DAC用两个增益值来校准VCO增益的两点调制PLL的框图。发明人没有使用昂贵的、高精度的DAC，而是使用具有可变增益的偏移DAC。在校准期间，DAC的增益被设置为2个不同的值。本发明人不以单个增益值执行校准，而是以2个不同的增益值执行2次校准。VCO具有两个不同的增益值，其中用于PLL环路的KLOOP通过电荷泵44，而用于高通调制的KMOD通过偏移DAC68。PLL环路的增益比通过偏移DAC68的调制路径高得多，所以KLOOP比KMOD大得多。拥有KLOOP和KMOD两个不同的增益，可以松弛相位噪声和线性度之间的权衡。通过使用来自偏移DAC68的VCO40中的调制路径的较低增益来改善线性度，而通过VCO40中来自相频检测器42、电荷泵44、环路滤波器46的PLL路径中的较高增益来改善相位噪声抗扰性。[0028] 在校准期间，不使用模拟比较器，而是溢出计数器56对VCO输出FOUT的脉冲进行计数。为了降低功耗，在对溢出计数器56进行时钟控制之前，FOUT首先被分频器54除以K。给定时间段内的脉冲计数的差值(CNTDIF，countsforagivenperiodoftime)输入到K(DAC)计算器64，然后计算器64输出一个数字值DACGAIN(6:0)。DACGAIN(6:0)是偏移DAC68的增益控制。偏移DAC68将数字数据MOD转换为模拟信号，该模拟信号被施加到VCO40的增益控制输入端。校准单元50还包括一个控制器，例如有限状态机(FSM，FiniteStateMachine)58，用于控制校准操作，如随后在图7A‑C所示。[0029] 由相频检测器42、电荷泵44、环路滤波器46、开关60、VCO40和多模分频器52形成锁相环(PLL)。附加的分频器63、65被添加到环路中以进一步除以2。来自VCO40和分频器63的输出时钟FOUT再次被分频器65、然后被多模分频器52分频。多模分频器52的输出与参考时钟FREF通过相频检测器42进行比较。比较结果使电荷泵44对环路滤波器46进行充电或放电，从而调整KLOOP输入电压至VCO40。VCO40通过调整输出时钟FOUT的频率来响应其KLOOP输入电压的变化。[0030] 收发器所使用的指定频率FCS由FCHAN表示。FCHAN可以是指定频率FCS的载波，其被施加到加法器62上，由MOD‑DIN调制，然后将调制后的载波施加到Sigma‑delta(Σ‑Δ)调制器48。Sigma‑delta调制器48产生一个信号，使多模分频器52使用的除数抖动，尽管多模分频器52使用整数除数，但因此可以实现分数除数值。整数除数例如N和N+1，可以在几个周期内取平均值，以实现所需的分数除数，允许从FREF产生更多的任意的FOUT值。当两个整数除数的值由Sigma‑delta调制器48和多模分频器52交替产生时，PLL环路会使所产生的变化平滑。[0031] 当指定一个新的频率时，FCHAN改变为新频率的载波，并可能使多模分频器52改变其除数，而Sigma‑delta调制器48改变其抖动周期。[0032] 两点调制由调制数据MOD‑DIN提供，其在多模分频器52和VCO40两点处被注入到PLL环路中。一个27位调制值MOD‑DIN通过加法器62加入到频率载波FCHAN中，然后由Sigma‑delta调制器48进行抖动，再由多模分频器52注入到环路中。[0033] 27位数据MOD‑DIN的12个最高有效位(MSBs，Most‑SignificantBits)经延迟67延迟，由偏移DAC68转换为模拟电压，然后输入到VCO40的增益控制输入端。VCO40的增益控制KMOD输入可以调整延迟元件，例如VCO40的内部节点上的可变电容，或者可以调整VCO40内部各级的电源电压。VCO40的增益控制输入具有较低的增益和较好的线性度，而从环路滤波器46和开关60输入到VCO40的环路输入具有较高的增益，但线性度较差。[0034] 偏移DAC68有一个接收调制数字数据MOD‑DIN的12位数据输入和一个从K(DAC)计算器64接收的DACGAIN(6:0)的7位增益输入。偏移DAC68的增益输入对偏移DAC68的输出电压进行缩放。因此，DACGAIN(6:0)定义了偏移DAC68的输出电压的最大波动。接收MOD‑DIN的12位数据输入从数字转换为模拟电压，而增益输入对模拟电压进行缩放。[0035] 当DACGAIN(6:0)处于最低设定0000000时，偏移DAC68的增益大于0。因此，偏移DAC68具有一个增益偏移，使其增益永远不会是零增益，因此，偏移DAC68总是调制MOD‑DIN输入信号。如果偏移DAC68的增益降到零，那么会破坏MOD‑DIN输入信号的调制，使这些调制信号无法到达VCO40。在偏移DAC68中有一个非零增益偏移，可以防止这种调制消除问题。[0036] 在校准期间，开关60将VCO40的KLOOP电压输入端连接到参考电压VREF。在校准模式期间，来自环路滤波器46的连接被开关60断开。因此，校准是在开环配置中进行的。开环配置是可取的，因为校准稳定时间不依赖于通过整个PLL环路的长延时。[0037] 校准单元50通过计数脉冲来测量FOUT的频率。分频器54将FOUT除以K，其中K是一个至少为1的实数。分频器54的除以K的输出比FOUT慢，使溢出计数器56的工作速度更慢且功耗更低。全数字计数器的面积、功耗和成本均低于模拟比较器，而且不易受工艺变化的影响。[0038] 有限状态机(FSM)58控制校准模式期间的操作顺序。在校准期间，FSM58初始设置DACGAIN为1/4值，如0100000，这样，偏移DAC68的值为1/4KDAC(MAX)。[0039] MOD‑DIN被禁用，取而代之是由校准单元50中的FSM50作为校准数据CAL‑DIN驱动。然后，FSM58使CAL‑DIN被设置至高电平11111111，(CAL‑DIN＝FF)，其通过偏移DAC68来控制VCO40的KMOD增益。FSM58在0.977毫秒(ms)周期过后，从溢出计数器56读取计数值，并存储该值。然后，FSM58使CAL‑DIN被设置至低电平00000000，(CAL‑DIN＝00)，其再次通过偏移DAC68来控制VCO40的KMOD增益。FSM58在0.977毫秒期间过后，从溢出计数器56读取计数值，并存储该值。CAL‑DIN＝FF和CAL‑DIN＝00的计数值的差值为CNTDIF_A。FSM58将CNTDIF_A输入到K(DAC)计算器64。[0040] 接下来，FSM58将DACGAIN设置为四分之三的值，如1100000，使偏移DAC68的值为3/4KDAC(MAX)。然后重复进行校准，以得到CNTDIF_B。[0041] FSM58使CAL‑DIN被设置至高电平11111111，(CAL‑DIN＝FF)。FSM58在0.977毫秒(ms)期间过后，从溢出计数器56读取计数值并存储该值。然后，FSM58使CAL‑DIN被设置至低电平00000000，(CAL‑DIN＝00)，其再次通过偏移DAC68来控制VCO40的KMOD增益。FSM58在0.977毫秒期间过后，从溢出计数器56读取计数值，并存储该值。当设置为3/4KDAC时，CAL‑DIN＝FF和CAL‑DIN＝00计数值的差值为CNTDIF_B。FSM58将CNTDIF_B输入到K(DAC)计算器64。[0042] K(DAC)计算器64接收2个计数差值，在1/4KDAC(MAX)产生的CNTDIF_A和在3/4KDAC(MAX)产生的CNTDIF_B。K(DAC)计算器64可以从CNTDIF_A和CNTDIF_B，利用移位寄存器和分频器，在适当选择了各种参数的情况下，直接计算出KDAC的校准值，KDAC(CAL)，如随后所述。因此，K(DAC)计算器64可以使用简化逻辑，从两个计数差值CNTDIF_A、CNTDIF_B生成KDAC的校准值KDAC(CAL)。[0043] KDAC的校准值KDAC(CAL)，是应用于偏移DAC68的设置DACGAIN(6:0)。K(DAC)计算器64将两个0.977ms期间的两个计数差直接转换为增益调整值DACGAIN(6:0)。当使用正确选择的参数时，不需要复杂的算术逻辑单元(ALU)。除以2可由移位寄存器执行，且使用一个除法器。[0044] 一旦校准结束，设置为KDAC(CAL)的DACGAIN(6:0)被施加到偏移DAC68上，以将MOD‑DIN的调制路径中的增益调整到VCO40的KMOD输入。开关60闭合，以将环路滤波器46连接到VCO40，使正常的闭环PLL操作得以发生。数据调制可以在MOD‑DIN上恢复。[0045] 图4是双输入VCO的示意图。VCO40是一个具有n沟道晶体管20、22交叉耦合栅极的差分放大器，其n沟道晶体管20、22的源极连接在一起，并连接到电流槽(currentsink)28。上拉电阻24、26提供电流给n沟道晶体管20、22的漏极。由于n沟道晶体管20、22是交叉耦合的，所以它们会振荡。VCO40是双稳态的。[0046] 振荡频率取决于RC延迟，特别是通过电阻24到晶体管20的漏极上的电荷电容(如变容二极管30、34)的延迟。该延迟通常与通过电阻26到晶体管22的漏极上的电荷电容(如变容二极管32、36)的延迟相匹配。[0047] 变容二极管30、32用作可变电容器，其中电容由VCO40的LOOP输入控制，其增益为KLOOP。同样，变容二极管34、36用作可变电容器，其中电容由VCO40的MOD输入控制，其增益为KMOD。[0048] 变容二极管30、32的尺寸可以大于变容二极管34、36的尺寸，因此，KLOOP比KMOD大。变容二极管30、32、34、36被反向偏置，因此电流不会流过它们。[0049] 图5显示一个环路滤波器。环路滤波器46可以以多种方式实现，例如简单的串联电阻和电容接地，或者通过更复杂的网络实现。图5显示了环路滤波器46的一个较复杂实施例。[0050] 通过环路滤波器46的输入、输出端上的电容94、96，电荷储存在串联电阻90的两边。来自输入节点的电荷也通过电阻98储存在电容器98上。通过有三个电容器，将电荷存储在三个不同的网络节点上，从而增强了环路滤波器46的充放电功能。这种模拟PLL的三阶环路滤波器比低阶网络具有更好的噪声和杂散抑制。[0051] 图6是突出2增益点校准的曲线图。将频率差ΔFREQ绘制为偏移DAC68的增益KDAC的函数。[0052] 频率差ΔFREQ是指在DAC输入的整个范围(从00到FF)上的VCO输出频率FOUT。通过将CAL‑DIN设置为00000000来测量VCO频率，然后在CAL‑DIN设置为11111111时再次测量。[0053] 这个ΔFREQ是偏移DAC68的增益KDAC的函数。较高的DAC增益在DAC输入范围内有较大的频率差。线77显示了ΔFREQ和KDAC之间的关系。线77随PVT的变化而变化，校准找到线77的斜率和y轴截距，这样就可以选择一个KDAC的值，对指定的频率范围或频带产生一个期望的目标ΔFT。产生目标ΔFT的KDAC就是校准后的增益值KDAC(CAL)。[0054] 对两个不同的DAC增益值重复进行校准。在第一点81，将DAC增益设置为1/4KDAC(MAX)，校准时测量的脉冲计数差值(ΔCA或CNTDIF_A)决定了频率差ΔFA。在第二点83，DAC增益被设置为3/4KDAC(MAX)，校准时测量的脉冲计数差值(ΔCB或CNTDIF_B)决定了频率差ΔFB。从这两个点81、83，可以确定线77的斜率和y轴截距(ΔFC)。[0055] 点81、83是双增益点校准的两个增益点。在每个点81、83处，针对增益输入DACGAIN的一个值，对DAC数据输入CAL‑DIN的两个不同值测量频率(脉冲计数)。因此，总共进行了四次测量以进行两点校准。[0056] 可以重新绘制图6的曲线图，其中DAC设置DACGAIN(6:0)代替x轴上的KDAC，脉冲计数差值ΔC代替y轴。[0057] 双增益点校准原理[0058] 可以设计两点调制PLL，使在典型PVT条件下IN1的低频响应与IN2的高频响应相匹配。然后，可以加入增益校准，以针对当前PVT条件调整VCO40的增益。不是直接调整VCO40的增益KMOD，而是调整偏移DAC68的增益KDAC，因为调制路径的总增益是乘积[0059] KMOD*KDAC[0060] 特别地，通信协议或规范可规定，对于调制数据MOD‑DIN的最大变化而言最大频率偏差是多少。[0061] MOD‑DIN(max)*KMOD*KDAC(cal)+ΔFC＝ΔfNBIoT[0062] 其中，MOD‑DIN是调制数据输入的最大值，KMOD是环路滤波器变容二极管增益，KDAC(cal)是计算出的增益，ΔFC是当KDAC为零时的最小频率偏差，ΔfNBIoT是指定的NB‑IoT频率偏差为+/‑960kHz的期望频率偏差。[0063] 例如，MOD‑DIN的最大变化是从MOD‑DIN＝00到MOD‑DIN＝FF，通信协议规定，对于蓝牙低能量(BLE)标准，频率偏差应为+/‑250kHZ，或总计500kHZ，对于窄带物联网(NB‑IoT)标准，频率偏差应为+/‑960kHZ，或总计1.92MHZ，对于ZigBee标准，频率偏差应为+/‑500kHZ，或总计1MHZ。[0064] 在校准期间，MOD‑DIN＝00被施加于VCO40，并进行脉冲计数，然后MOD‑DIN＝FF被施加于VCO40，并进行另一次脉冲计数。脉冲计数的差值为CNTDIF。对两个增益值1/4KDAC(MAX)(DACGAIN(6:0)＝0100000)和3/4KDAC(MAX)(DACGAIN(6:0)＝1100000)，重复此操作以获得CNTDIF_A和CNTDIF_B。[0065] 然后从CNTDIF_A和CNTDIF_B计算出一个调整或校准值。该校准值DACGAIN(6:0)是一个要施加于偏移DAC68的值，将MOD‑DIN＝00和MOD‑DIN＝FF的频率调整到刚好相差1.0MHz(对于ZigBee的+/‑500kHz的规格)，或刚好相差500kHz(对于蓝牙低能量(BLE)的+/‑250kHz的规格)。当反馈除数和参考频率预设好后，可以用下面的公式(3)直接从CNTDIF_A和CNTDIF_B计算DACGAIN(6:0)。[0066] 对于PLL环路，VCO40的频率为[0067][0068] 其中FREF是输入到相频检测器42的参考频率，K是分频器54的除数，Cnt是来自溢出计数器56的脉冲计数，NTIME是计数时间段的参考频率时钟的周期数，例如在0.977毫秒内的FREF周期数。2是由于分频器63将VCO输出除以2。[0069] 对应计数之差ΔC的频率差Δf，如CNTDIF_A，为等式(1)[0070][0071] 从图6中可以看出，从81点到83点的线77的斜率为：[0072] (ΔFA‑ΔFB)/(1/4KDACMAX–3/4KDACMAX)[0073] 从中点ΔFT,KDAC(CAL)到点83的线77的斜率为：[0074] (ΔFT‑ΔFB)/(KDAC(CAL)–3/4KDACMAX)[0075] 这两个斜率必须相等。[0076] (ΔFA‑ΔFB)/(1/4KDACMAX–3/4KDACMAX)＝(ΔFT‑ΔFB)/(KDAC(CAL)–3/4KDACMAX)[0077] 重新排列上述等式后，求出校准后的DAC值KDAC(MAX)，得到等式(2)：[0078][0079] 其中ΔfNBIoT是ΔFT，协议规范中的频率设置。[0080] 对于预设时间段NTIME中的选定设置FREF、K和周期，使用ΔF的前面的等式(2)，我们可以将值代入等式(1)中，得到ΔFA，作为ΔCA，(CNTDIF_A)的函数，并得到ΔFB，作为ΔCB，(CNTDIF_B)的函数。[0081] 对于7位DAC，最大设置为128，所以KDAC(MAX)可以设置为127。当输入参考频率FREF为38.4MHz，K为8时，时间周期可以选择为0.977ms，这样在这个时间周期内FREF的周期数为37500(0.977ms＝37500*(1/38.4MHz))。校准周期越长，精度越好，但需要较长的时间进行校准。当选择的频率NT为3.84MHz时，我们可以使用前面的等式求解KDAC(CAL)，得到等式(3)：[0082][0083] 其中ΔCA是CNTDIF_A，ΔCB是CNTDIF_B。该等式需要乘以26，即2的幂，所以该乘法可以通过移位寄存器而不是全乘法器来实现。因此求解这个等式需要一个除法器、一个移位寄存器和一个加法器/减法器。对于特定的频率设置，当时间周期和K的值选定以得到上述等式(3)中的2的幂，K(DAC)计算器64可以大大简化。特别地，2*K*FREF/N是2的幂。[0084] 在这个例子中，对于1.8GHz频段，+/‑1.92MHz的调制频率具有两倍的总频差，即3.84MHz，所以ΔfT＝3.84M。当KDAC设定为最大DAC设定值127的1/4，即32时，计数差ΔCA，即CNTDIF_A为184，ΔFA为3.0MHz；当KDAC设定为最大DAC设定值127的3/4，即96时，计数差ΔCB，即CNTDIF_B为247，ΔFB为4.5MHz。然后求解上式(3)中的KDAC(CAL)，我们得到67。值67将由K(DAC)计算器64产生，并施加到偏移DAC68作为校准的DAC增益。这个值67将随着温度、工艺和电源电压的变化而变化，与本例中的标称值不同。[0085] 对于其他频段，使用上述等式的其他实施例，可以用K(DAC)计算器64计算，并且对每个频率设置，可以预选不同值的时间周期和K。[0086] 图7A‑7C是图3的两点调制PLL的双增益点校准的流程图。在图7A中，在步骤102，开关60断开，使参考电压VREF与VCO40的电压输入端连接，打开PLL回路。[0087] 步骤104，FSM58将DACGAIN(6:0)设置为0100000，并将CAL‑DIN设置为00000000。因此，增益被设置为最大值的1/4，即1/4KDAC(MAX)。数据输入被设置为最低值。步骤106，在0.977毫秒的周期内的脉冲数由溢出计数器56计数并存储。该脉冲数由分频器63除以2，再由分频器54除以K。[0088] 步骤105，FSM58将CAL‑DIN设置为11111111。在步骤107，现在，数据输入被设置为最高值。在0.977毫秒的周期内的(FOUT/2K)脉冲数由溢出计数器56计数并存储。[0089] 在步骤108，对于CAL‑DIN＝00和CAL‑DIN＝FF，存储的计数之差被计算为ΔCA，CNTDIF_A。CNTDIF_A是当增益设定为最大设定值的3/4或1/4KDAC(MAX)时的脉冲计数之差。[0090] 在图7B中，对于不同的增益值，即最大设定值的3/4或3/4KDAC(MAX)，重复上述过程。[0091] 步骤114，FSM58将DACGAIN(6:0)设置为1100000，并将CAL‑DIN设置为00000000。现在将增益设置为最大值的3/4，即3/4KDAC(MAX)。数据输入被设置为最低值。步骤116，在0.977毫秒的周期内的脉冲数再次由溢出计数器56计数并存储。[0092] 步骤115，FSM58将CAL‑DIN设置为1111111111。现在，数据输入被设置为最高值。步骤117，在0.977毫秒的周期内的(FOUT/2K)脉冲数由溢出计数器56再次(第四次)计数并存储。[0093] 步骤118，对于CAL‑DIN＝00和CAL‑DIN＝FF，存储的计数之差被计算为ΔCB，CNTDIF_B。CNTDIF_B是将增益设置为最大设定值的3/4或3/4KDAC(MAX)时的脉冲计数之差。[0094] 在图7C中，步骤120，K(DAC)计算器64接收计数差值CNTDIF_A和CNTDIF_B(也称为ΔCA、ΔCB)，使用完全等式(2)或简化等式(3)，计算KDAC(CAL)。与计算出的KDAC(CAL)对应的DACGAIN(6:0)的设置为DACGAIN(CAL)，其可以使用K(DAC)计算器64中的逻辑直接获得作为7位二进制值。[0095] 步骤122，DACGAIN(CAL)被施加到偏移DAC68。调整通过偏移DAC68的增益以进行校准，使调制数据MOD‑DIN经历偏移DAC68的校准增益以及VCO40的固定增益KMOD，总增益为KDAC(CAL)*KMOD。[0096] 步骤110，开关60断开VREF，并将来自环路滤波器46的电压施加到VCO40的输入端。使用通过校准调整的总增益，可以开始正常的闭环操作。[0097] 变型实施方式[0098] 已经描述了一种偏移DAC，当DAC校准输入被设置为最小值时，如0000000，其输出振幅为非零。在DAC校准输入为0000000时其输出幅度为零的一个常规DAC，可以防止0000000施加于DAC校准输入。由于需要关闭电流镜源，因此难以在小增益范围内使用常规DAC进行设计。常规DAC的小幅度输出摆幅很可能没有用处。使用偏移DAC可以提高期望输出摆幅上的分辨率。[0099] 虽然已经描述了溢出计数器56产生计数差值CNTDIF_A和CNTDIF_B，但这些差值可以由K(DAC)计算器64计算，并且让溢出计数器56只是将四个原始计数值报告给K(DAC)计算器64。或者，溢出计数器56可以有减法功能，例如从第一计数值向下计数而不是在第二计数期间向上计数。那么最终的值就是一个差值，而不是第二个计数值。[0100] FSM58可以不存储CAL‑DIN＝FF和CAL‑DIN＝00的计数值，而是只存储一个值，然后直接计算CNTDIF。FSM58还可以使溢出计数器56在CAL‑DIN＝FF期间向上(或向下)计数，并在CAL‑DIN＝00期间向下(向上)计数，以便在第二计数周期结束后直接得到CNTDIF。[0101] 本发明人还构思了一些其他实施例。例如，虽然已经显示了多模分频器52，但可以根据所需的输入和输出频率，用常规分频器代替。Sigma‑delta调制器48可以用整数N分频器代替，或者在某些实施例中可以删除。开关60可以用MOS晶体管开关来实现。[0102] 虽然已经描述了3/4KDAC(MAX)和1/4KDAC(MAX)的DAC增益设置，但也可以选择其他值，如0.9和0.1×KDAC(MAX)，或0.6和0.4×KDAC(MAX)等。另外，点81、83不一定关于中心对称。诸如3/4、1/8×KDAC(MAX)等增益值可以被代替。可以使用两个以上的点，用一条线或其他曲线来拟合这些点。[0103] 虽然已经使用了完整设定值KDAC(Max)的3/4和1/4，但也可以使用其他更随意的校准点A、B，使用更通用的等式：[0104][0105] 虽然已经描述了两个增益点，分别为最大增益的1/4和3/4，但可以测试三个或更多的增益点，并使用其中的最佳拟合线。[0106] 该系统可用于各种应用和标准，如RF采样系统、BLE、WIFI、RFID标签等。来自K(DAC)计算器64的校准增益值可以针对FREF、K、N以及最大指定频率偏差(例如500kHz、1MHz等)的不同值重新计算。当频道选择的载波FCHAN发生变化时，新频率的指示符可以使K(DAC)计算器64根据新的参数值进行调整，例如，当发生频率变化时(如信道跳变)。[0107] CAL‑DIN可被限制在一个比校准范围更小的范围内。可对CAL‑DIN＝000000000000和CAL‑DIN＝11111111的整个二进制范围内进行校准，但在正常工作期间，MOD‑DIN可在整个范围内运行。MOD‑DIN和CAL‑DIN可以用二进制或其他排序系统(例如二进制补码)定义。在二进制补码中，最小的MOD‑DIN为10011001，最大的MOD‑DIN为0111111111，因为第一个位是符号位。二进制补码可以在输入到偏移DAC68之前转换为二进制。偏移DAC68可以有不同数量的输入位和增益校准位，并且可以根据输入位数来调整其总体分辨率。[0108] 例如，无线标准可以指定几个可以使用的频率，可以对多个频率进行校准以便在这些频率之间快速跳频。校准新频率时，可以保留先前校准的DACGAIN(6:0)的测量值，允许收发器在未来的某个时间跳回旧频率及其旧的DACGAIN(6:0)值，而不需要重新校准。[0109] 虽然在可变增益VCO的实施例中描述了可变电容器，但也可以使用其他可变延迟机制，例如可变电阻器、可变滤波器网络、延迟级的复用等。来自环路滤波器的VCO的输入电压可以被施加到逆变器的电源节点上。逆变器的数量和类型可以变化，可以使用一对交叉耦合的逆变级，或者使用一个L‑C振荡器，而不是三个或其他奇数个逆变器。[0110] 变容器30、32、34、36可以是压控变容器、变容二极管、可变电容二极管、可变电抗二极管或其他具有反向偏压p‑n结的器件，这些器件的宽度可变，因此耗尽区的大小随反向偏压的变化而变化。还可以使用其他种类的可变电容器和电路。可以使用PMOS反相模式变容器。在图4中，可以并联多个大小不同的变容器34，并且可以使用诸如CTL2(15：0)的配置设置来设置变容器34的标称尺寸和电容值。变容器34、36都可以由CTL2(15:0)控制，从而在切换频带时允许较大的电容变化。类似地，变容器30、32可以有许多并联的变容器，其配置信号CTL1(7:0)设置标称电容。然后，来自环路滤波器46的模拟信号会在该标称值附近改变变容器30、32的电容，以调整VCO40的电容和频率输出。这样，KLOOP和KMOD可以针对不同的频段选择进行调节，从而使其支持的频段范围更广。[0111] 虽然已经显示了0.977毫秒的时间段用于计数校准脉冲，但也可以用其他时间段代替。较短的时间段会减少校准时间，但精确度较低。较长的时间段可以进行更精确的测量，但延长了校准时间。[0112] 可以在储存之前或储存之后修改脉冲计数，例如进行移位、除、乘或取其倒数。计数差可以是正数或负数，也可以定义为CountMod1‑CountMod2或CountMod2‑CountMod1。[0113] 校准可以每天进行多次，并在温度变化、频率变化后或通过开机程序定期触发。[0114] DACGAIN(6:0)的值可以反转和倒置，或者VCO40可以要求一个正斜率增益值，而不是负斜率增益值。VCO或其他元件可以根据这种改变的值定义进行调整。[0115] 虽然已经显示FSM58，但也可以使用其他种类的程序控制器(sequencer)或控制器，例如硬件、固件或混合控制器。参考电压VREF可以是固定电压，例如VDD/2，或者可以使用带隙参考、分压器或其他参考电压产生器产生。[0116] 可以在各个节点上增加附加元件，如电阻器、电容器、电感器、晶体管、缓冲器、分压器等，还可以有寄生元件。启用和禁用电路可以使用其他晶体管或其他方式来实现。可以增加传输门晶体管或传输门以实现隔离。可以添加反相器或额外的缓冲器。可以为某些元件使用独立的电源和地线。可以添加各种滤波器。低电平有效信号而不是高电平有效信号可以被取代。[0117] 可在不同的节点上为各种目的增加额外的元件，如断电模式的切断开关、电压移位器、用于设置交流工作点的偏置电流等。逆变器可以用差分放大器来代替。可以使用各种参考电压或虚拟电源，而不是硬接地。[0118] 虽然已经描述了二进制值，但也可以用其他编码方式代替，如十进制或格雷码等。数字值可以在这些其他数字系统中，如八进制数而不是二进制数。数值可以取补或取反。位数可以调整。可以用各种类型的计数器来代替，如波纹计数器或同步计数器。[0119] 发明背景部分可以包含关于本发明的问题或环境的背景资料，而不是描述他人的现有技术。因此，在背景部分包含材料并不是申请人对现有技术的承认。[0120] 本文描述的任何方法或过程都是机器实现或计算机实现的，意在由机器、计算机或其他装置执行，而不是在没有机器协助的情况下仅由人类执行。产生的有形结果可以包括报告或显示装置(例如计算机显示器、投影装置、音频产生装置和相关媒体装置等)上其他机器生成的显示，并且可以包括也是由机器产生的硬拷贝打印输出。其他机器的计算机控制是另一种有形结果。[0121] 所描述的任何优点和好处可能并不适用于本发明的所有实施例。当在权利要求要素中使用"手段(means)"单词时，申请人希望该权利要求要素属于35USC第112条第6段。通常情况下，在"手段(means)"一词之前通常有一个或多个词的标签。在"手段(means)"之前的一个或多个词的目的是为了方便引用权利要求要素，而不是为了传达结构上的限制。这样的手段加功能的权利要求不仅意在涵盖本文所描述的用于执行功能的结构及其结构等同物，而且还包括等同结构。例如，虽然钉子和螺钉具有不同的结构，但它们是等同结构，因为它们都执行紧固功能。不使用"手段(means)"一词的权利要求不属于35USC第112条第6款的规定。信号通常是电子信号，但也可以是光信号，例如可以通过光纤线路传输的光信号。[0122] 出于说明和描述的目的，以上已经给出了本发明实施例的描述。其并不旨在穷举或将本发明限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。本发明的范围不受该详细描述的限制，而是受所附权利要求书的限制。

专利地区：香港

专利申请日期：2020-05-09

专利公开日期：2024-08-30

专利公告号：CN112425077B