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一种连续采集、分析随机数芯片质量的系统发明专利

更新时间:2024-01-15
一种连续采集、分析随机数芯片质量的系统发明专利 专利申请类型:发明专利;
地区:山东-济南;
源自:济南高价值专利检索信息库;

专利名称:一种连续采集、分析随机数芯片质量的系统

专利类型:发明专利

专利申请号:CN202410917077.9

专利申请(专利权)人:山东华翼微电子技术股份有限公司
权利人地址:山东省济南市高新区舜泰北路933号1901室

专利发明(设计)人:孙玉玺,韩志伟,朱苏雁,高彬,杜辉,苏云学

专利摘要:本发明涉及信息安全和数据采集技术领域,具体是一种连续采集、分析随机数芯片质量的系统。系统包括被测芯片和测试装置,被测芯片位于高低温箱内,测试装置位于高低温箱外,测试装置与被测芯片通过带屏蔽排线相连,设有供电源为被测芯片提供不同大小的测试电压;测试装置包括采集单元、控制单元、分析单元、存储单元和自测单元,存储单元包括DDR和SD卡,采集单元包括采集模块、分段式FIFO和寄存器,多个采集模块均与分段式FIFO相连,分段式FIFO与寄存器均与控制单元相连,控制单元采用双核非对称架构。本发明可靠、连续地采集、存储并分析多颗随机数芯片产生的随机数据,还能动态调整采样参数以应对不同测试需求。

主权利要求:
1.一种连续采集、分析随机数芯片质量的系统,其特征在于:包括被测芯片和测试装置,被测芯片位于高低温箱内,测试装置位于高低温箱外,测试装置与被测芯片通过带屏蔽排线相连,设有供电源为被测芯片提供不同大小的测试电压;
测试装置包括采集单元、控制单元、分析单元、存储单元和自测单元,存储单元包括DDR和SD卡,采集单元包括采集模块、分段式FIFO和寄存器,采集模块的数量有多个,每个采集模块连接一个被测芯片,用于采集被测芯片产生的随机数,多个采集模块均与分段式FIFO相连,用于将采集的随机数传输至分段式FIFO,分段式FIFO与寄存器均与控制单元相连;
控制单元采用双核非对称架构,包括CPU0、CPU1和片内SRAM,CPU0是主控制单元,CPU0与分段式FIFO、寄存器相连,用于对多路随机数输入进行实时采集和缓存,并设定采集参数、管理采集模块;
CPU1是辅控制单元,CPU1与SD卡相连,用于将采集的随机数存储到SD卡中;
CPU0和CPU1共用片内SRAM和DDR,DDR分为多个缓冲区,多个缓冲区构成环形缓冲池,片内SRAM存储环形缓冲池的状态,由CPU0向环形缓冲池写入数据,CPU1从环形缓冲池读取数据;
分析单元对SD卡内的随机数进行分析,从而筛选和验证随机数芯片的熵源质量;自测单元包括分别与CPU0、采集单元相连的伪随机数发生器,伪随机数发生器具有与被测芯片一致的通讯速率和接口时序,伪随机数发生器用于在目标测试条件下产生激励信号并进行CRC校验,验证测试装置的测试环境、传输连接以及SD卡的功能有效性。
2.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:伪随机数发生器受CPU0控制产生伪随机数并进行输出CRC校验,采集模块采集伪随机数发生器产生的伪随机数并进行输入CRC校验,采集指定长度数据后,停止伪随机发生器输出功能,CPU0比较输出CRC和输入CRC是否一致,确认连线以及采集环境是否可靠;读取SD卡中存储的随机数据二进制文件,计算CRC校验和,比较计算CRC和与输入/输出CRC是否一致,确认SD卡连接和SD卡是否可靠。
3.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:采集单元和被测芯片之间通过两线制SIO接口连接,两线制SIO接口包括时钟接口RNG_CLK和数据接口RNG_BIT,时钟接口RNG_CLK是双向接口,具备输出时钟和接收时钟能力,数据接口RNG_BIT是单向输入接口,具备采集被测芯片的能力,两线制SIO接口支持主动、被动两种传输方式,主动传输方式指采集单元提供时钟,被测芯片产生数据,采集单元主动采集,被动传输方式至被测芯片产生时钟和数据,采集单元被动采集。
4.根据权利要求3所述的连续采集、分析随机数芯片质量的系统,其特征在于:两线制SIO接口支持四种采样时序,四种采样时序包括:空闲高电平,上升沿采样下降沿锁存;空闲高电平,下降沿采样上升沿锁存;空闲低电平,上升沿采样下降沿锁存;空闲低电平,下降沿采样上升沿锁存。
5.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:分段式FIFO包括内部缓存空间和AXI从接口,内部缓存空间采用固定地址分配,单通道32KB分组,每个分组具备CRC累加校验功能,AXI接口与CPU0相连。
6.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:每路输入设计多个环形缓冲池,环形缓冲池循环并行使用。
7.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:每个缓冲区包括就绪态和空闲态两种状态,在片内SRAM中设有状态的对应标识,默认情况下,所有缓冲区均为空闲态;工作时,CPU0向缓冲区写完数据,CPU1为从缓冲区读数,缓冲区为就绪态,CPU0未向缓冲区写完数据,CPU1已读取完毕数据,缓冲区是空闲态;当片内SRAM中对应缓冲区处于空闲态,CPU0可写入,CPU1禁止读取,CPU0检测采集单元中分段式FIFO状态,当分段式FIFO达到阈值,读取对应地址FIFO数据并写入缓冲区,当缓冲区数据写满,缓冲区设置为就绪态;当片内SRAM中对应缓冲区处于就绪态,CPU0禁止写入,CPU1可读取,CPU1一次性读取缓冲区1MB数据并写入SD卡,SD写入完成后,缓冲区设置为空闲态。
8.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:CPU1通过SDIO模块与SD卡相连,CPU1加载FatFS文件系统,通过SDIO接口识别并初始化SD卡,将缓冲池中的有效数据以二进制文件的形式存储到SD卡中。
9.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:采集单元支持1‑8路输入,单路采样速率最大为100Mbps,总采样速率最大为400Mbps。
10.根据权利要求1所述的连续采集、分析随机数芯片质量的系统,其特征在于:控制单元进行数据控制的过程为:
S01)、CPU0开机初始化,判断是否启动采集,如果是,执行步骤S02);
S02)、判断分段FIFO是否已满,如果是,执行步骤S03);
S03)、采集2KB数据写入缓冲池,并判断缓冲池是否已满,如果是的话,在片内SRAM中设置标识,并切换缓冲池,同时CPU1收到缓冲池已满的标识后,调用FatFS驱动并写入SD卡对应芯片文件;
S04)、判断所有芯片是否采集完毕,如果是则检测SD卡中随机数质量,统计并显示结果。 说明书 : 一种连续采集、分析随机数芯片质量的系统技术领域[0001] 本发明涉及信息安全和数据采集技术领域,具体上讲是一种通用多通道随机数模块(芯片)实时采集和随机数质量分析装置。背景技术[0002] 当今社会,信息安全已经成为至关重要的议题。在数字时代,大量的敏感信息,包括金融交易、个人隐私、企业机密等,都需要在网络和计算机系统中传输和存储。保护这些信息免受恶意攻击和窃取至关重要,其中随机数设计起着关键作用。[0003] 随机数在密码学、加密通信和数据完整性验证等方面扮演着重要角色。传统的伪随机数生成算法可能受到预测攻击,而真随机数则具有不可预测性,因此更加安全可靠。在信息安全体系中,真随机数生成的重要性日益凸显。[0004] 而真随机数发生器模块(芯片)往往通过采集芯片本身的噪声进行采集和计算产生,芯片噪声熵质量十分重要。噪声熵由于工艺、材料原因,难以保证,往往需要芯片制造、设计厂商进行筛选和测试。真随机数的筛选需要大量的数据和计算,一般传统方法是通过高带宽示波器、逻辑分析仪采集大量数据,然后通过数学计算进行测试和筛选,整个过程需要大量人工参与,时间成本和设备成本高,难以实现并行自动化处理。[0005] 针对特定行业要求恶劣环境测试,现有测试方法易受环境噪声影响,信号产生干扰、精密仪器的安全性难以得到保证,无法提出快速、连续、高效、可靠的随机数发生器模块(芯片)质检方法。发明内容[0006] 本发明要解决的技术问题是提供一种连续采集、分析随机数芯片质量的系统,采用分离式设计,能够将被测芯片放置于恶劣的温度、湿度环境中,并且提供电压拉偏条件。在以上条件下,能够自证装置连续、并行采集数据的可靠性,进一步能够连续采集、存储多颗芯片随机数芯片的输出数据,并进行质量分析。通过自动分析数据质量,进而评估随机数芯片噪声熵质量,实现自动、高效的随机数芯片测试和筛选。[0007] 为了解决所述技术问题,本发明采用的技术方案是:一种连续采集、分析随机数芯片质量的系统,包括被测芯片和测试装置,被测芯片位于高低温箱内,测试装置位于高低温箱外,测试装置与被测芯片通过带屏蔽排线相连,设有供电源为被测芯片提供不同大小的测试电压;[0008] 测试装置包括采集单元、控制单元、分析单元、存储单元和自测单元,存储单元包括DDR和SD卡,采集单元包括采集模块、分段式FIFO和寄存器,采集模块的数量有多个,每个采集模块连接一个被测芯片,用于采集被测芯片产生的随机数,多个采集模块均与分段式FIFO相连,用于将采集的随机数传输至分段式FIFO,分段式FIFO与寄存器均与控制单元相连;[0009] 控制单元采用双核非对称架构,包括CPU0、CPU1和片内SRAM,CPU0是主控制单元,CPU0与分段式FIFO、寄存器相连,用于对多路随机数输入进行实时采集和缓存,并设定采集参数、管理采集模块;[0010] CPU1是辅控制单元,CPU1与SD卡相连,用于将采集的随机数存储到SD卡中;[0011] CPU0和CPU1共用片内SRAM和DDR,DDR分为多个缓冲区,多个缓冲区构成环形缓冲池,片内SRAM存储环形缓冲池的状态,由CPU0向环形缓冲池写入数据,CPU1从环形缓冲池读取数据;[0012] 分析单元对SD卡内的随机数进行分析,从而筛选和验证随机数芯片的熵源质量;自测单元包括分别与CPU0、采集单元相连的伪随机数发生器,伪随机数发生器具有与被测芯片一致的通讯速率和接口时序,伪随机数发生器用于在目标测试条件下产生激励信号并进行CRC校验,验证测试装置的测试环境、传输连接以及SD卡的功能有效性。[0013] 进一步的,伪随机数发生器受CPU0控制产生伪随机数并进行输出CRC校验,采集模块采集伪随机数发生器产生的伪随机数并进行输入CRC校验,采集指定长度数据后,停止伪随机发生器输出功能,CPU0比较输出CRC和输入CRC是否一致,确认连线以及采集环境是否可靠;读取SD卡中存储的随机数据二进制文件,计算CRC校验和,比较计算CRC和与输入/输出CRC是否一致,确认SD卡连接和SD卡是否可靠。[0014] 进一步的,采集单元和被测芯片之间通过两线制SIO接口连接,两线制SIO接口包括时钟接口RNG_CLK和数据接口RNG_BIT,时钟接口RNG_CLK是双向接口,具备输出时钟和接收时钟能力,数据接口RNG_BIT是单向输入接口,具备采集被测芯片的能力,两线制SIO接口支持主动、被动两种传输方式,主动传输方式指采集单元提供时钟,被测芯片产生数据,采集单元主动采集,被动传输方式至被测芯片产生时钟和数据,采集单元被动采集。[0015] 进一步的,两线制SIO接口支持四种采样时序,四种采样时序包括:空闲高电平,上升沿采样下降沿锁存;空闲高电平,下降沿采样上升沿锁存;空闲低电平,上升沿采样下降沿锁存;空闲低电平,下降沿采样上升沿锁存。[0016] 进一步的,分段式FIFO包括内部缓存空间和AXI从接口,内部缓存空间采用固定地址分配,单通道32KB分组,每个分组具备CRC累加校验功能,AXI接口与CPU0相连。[0017] 进一步的,每路输入设计多个环形缓冲池,环形缓冲池循环并行使用。[0018] 进一步的,每个缓冲区包括就绪态和空闲态两种状态,在片内SRAM中设有状态的对应标识,默认情况下,所有缓冲区均为空闲态;工作时,CPU0向缓冲区写完数据,CPU1为从缓冲区读数,缓冲区为就绪态,CPU0未向缓冲区写完数据,CPU1已读取完毕数据,缓冲区是空闲态;当片内SRAM中对应缓冲区处于空闲态,CPU0可写入,CPU1禁止读取,CPU0检测采集单元中分段式FIFO状态,当分段式FIFO达到阈值,读取对应地址FIFO数据并写入缓冲区,当缓冲区数据写满,缓冲区设置为就绪态;当片内SRAM中对应缓冲区处于就绪态,CPU0禁止写入,CPU1可读取,CPU1一次性读取缓冲区1MB数据并写入SD卡,SD写入完成后,缓冲区设置为空闲态。[0019] 进一步的,CPU1通过SDIO模块与SD卡相连,CPU1加载FatFS文件系统,通过SDIO接口识别并初始化SD卡,将缓冲池中的有效数据以二进制文件的形式存储到SD卡中。[0020] 进一步的,采集单元支持1‑8路输入,单路采样速率最大为100Mbps,总采样速率最大为400Mbps。[0021] 进一步的,控制单元进行数据控制的过程为:[0022] S01)、CPU0开机初始化,判断是否启动采集,如果是,执行步骤S02);[0023] S02)、判断分段FIFO是否已满,如果是,执行步骤S03);[0024] S03)、采集2KB数据写入缓冲池,并判断缓冲池是否已满,如果是的话,在片内SRAM中设置标识,并切换缓冲池,同时CPU1收到缓冲池已满的标识后,调用FatFS驱动并写入SD卡对应芯片文件;[0025] S04)、判断所有芯片是否采集完毕,如果是则检测SD卡中随机数质量,统计并显示结果。[0026] 本发明的有益效果:本发明采用分离式设计,能够将被测芯片放置于恶劣的温度、湿度环境中,并且提供电压拉偏条件。在以上条件下,能够自证装置连续、并行采集数据的可靠性,进一步能够连续采集、存储多颗芯片随机数芯片的输出数据,并进行质量分析。通过自动分析数据质量,进而评估随机数芯片噪声熵质量,实现自动、高效的随机数芯片测试和筛选。本发明能够排除环境因素干扰,替代高精密示波器和逻辑分析仪等昂贵的高速数据采集设备,降低测试风险和成本。装置在效率、经济性、适用性和安全性上具有显著优势,适用于随机数模块(芯片)的研发、设计、分析和校准,具备广泛的应用前景。附图说明[0027] 图1是实施例1所述系统的使用场景及连接方法示意图;[0028] 图2是实施例1所述系统的原理框图;[0029] 图3是采集单元的原理框图;[0030] 图4是自测单元的原理框图;[0031] 图5是采集单元数据流和双核同步机制示意图[0032] 图6是控制单元的工作流程图;[0033] 图中:1、测试装置,2、被测芯片,3、载片子板,4、高低温箱。具体实施方式[0034] 下面结合附图和具体实施例对本发明作进一步的说明。[0035] 实施例1[0036] 本实施例公开一种连续采集、分析随机数芯片质量的系统,包括被测芯片2和测试装置1,如图1所示,多个被测芯片2放置到载片子板3Socket插槽中,将载片子板3放置于高低温箱4中,测试装置1位于高低温箱4外即常温环境中,测试装置1与被测芯片2通过带屏蔽排线相连,测试装置1最大同时支持8路/颗随机数芯片实时采集要求,测试装置1通过电源适配器对自身供电。通过设置高低温箱控制器,对高低温实验箱调节温度和湿度,用于构造高温、低温测试环境。[0037] 本实施例中,测试装置1自身可以为载片子板3和被测芯片2提供3.3V电压,也可以通过跳线方式切换成直流电源供电,直流电源具备电压调节能力,用于构造高压、低压等电压拉偏测试环境。即被测芯片可以得到不同大小的电压源供应。[0038] 如图2所示,测试装置包括采集单元(图中及下文用TRNGGather标识)、控制单元、分析单元、存储单元和自测单元,存储单元包括DDR和SD卡,DDR是构建缓冲池的硬件结构,用于暂存采集单元采集的数据;SD卡作为FatFS文件系统存储模块,用于长期存储大量采集数据,用于随机性分析。控制单元使用ZYNQFPGA硬件,采用双核非对称架构。随机数模块(芯片)安装到载片子板的Socket上,CPU0控制TRNGGather模块采集Socket输出数据,并将数据存储到DDR上可缓冲池中。CPU1加载FatFS文件系统,通过SDIO接口识别并初始化SD卡,将缓冲池中的有效数据以二进制文件的形式存储到SD卡中,文件以Socket位置进行命名,按照装置设定将采集数据累计追加写入到指定Socket上的文件中。缓冲池状态受片内SRAM管控,CPU0和CPU1共同管理SRAM空间。[0039] 如图3所示,采集单元TRNGGather包括8路采集模块、分段式FIFO和寄存器,8个采集模块连接8个被测芯片,用于检测和采集被测芯片产生的随机数,多个采集模块均与分段式FIFO相连,用于将采集的随机数传输至分段式FIFO,分段式FIFO受控于采集模块,通过地址暂存每路采集模块的采集数据;分段式FIFO与寄存器均与控制单元相连。寄存器是TRNGGather的控制和反馈模块,受控于CPU0并根据TRNGGather状态进行反馈,即CPU0控制TRNG_Gather的寄存器,寄存器实时反馈TRNG_Gather的状态。[0040] 本实施例中,每个采集模块均采用两线制SIO接口连接,两线制SIO接口包括时钟接口RNG_CLK和数据接口RNG_BIT,时钟接口RNG_CLK是双向接口,具备输出时钟和接收时钟能力,数据接口RNG_BIT是单向输入接口,具备采集被测芯片的能力,采集模块根据采集时序将输入存储到分段FIFO中。两线制SIO接口支持主动、被动两种传输方式,主动传输方式指采集单元提供时钟,被测芯片产生数据,采集单元主动采集,被动传输方式至被测芯片产生时钟和数据,采集单元被动采集。[0041] 两线制SIO接口支持四种采样时序,四种采样时序包括:空闲高电平,上升沿采样下降沿锁存;空闲高电平,下降沿采样上升沿锁存;空闲低电平,上升沿采样下降沿锁存;空闲低电平,下降沿采样上升沿锁存。[0042] 本实施例中,分段式FIFO包括内部缓存空间和AXI从接口,内部缓存空间采用固定地址分配,单通道32KB分组,每个分组具备CRC累加校验功能,AXI接口与CPU0相连。本实施例中,分段式FIFO支持8个输入输出接口,按照32KB边界分割各个采集模块,CPU0通过AXISlave1接口读取对应采集模块采集数据。CPU0通过AXISlave0接口控制和读取寄存器。采集单元支持1‑8路输入,单路采样速率最大为100Mbps,CPU0控制TRNG_Gather的寄存器,寄存器实时反馈TRNG_Gather的状态,总采样速率最大为400Mbps。[0043] 如图4所示,自测单元包括分别与CPU0、采集单元相连的伪随机数发生器,伪随机数发生器具有与被测芯片一致的通讯速率和接口时序,伪随机数发生器用于在目标测试条件下产生激励信号并进行CRC校验,验证测试装置的测试环境、传输连接以及SD卡的功能有效性。[0044] 具体的,为验证装置的可靠性,设计8路伪随机数发生器,通过将伪随机发生器和TRNGGather外部回环连接,进行装置自测功能。伪随机发生器输出接口是PRNG_CLK和PRNG_OUT,模拟随机数模块(芯片)时序,可提供1Mbps 100Mbps接口输出速度。~[0045] 伪随机数模块受控于CPU0,输出数据按照[0x000000,0xFFFFFF]循环输出,伪随机数具备输出CRC校验功能,对所有输出数据进行累加校验计算。[0046] 采集模块根据伪随机发生器输出,同时采集8路输入,并对每路输出进行输入CRC校验,采集数据暂存到FIFO中。[0047] 采集指定长度数据后,停止伪随机发生器输出功能,CPU0比较输出CRC和输入CRC是否一致,确认连线以及采集环境是否可靠。[0048] 读取SD卡中存储的随机数据二进制文件,计算CRC校验和,比较计算CRC和输入/输出CRC是否一致,确认SD卡连接和SD卡是否可靠。[0049] 如图5所示,本实施例中控制单元使用ZYNQFPGA硬件,采用双核非对称架构,包括CPU0、CPU1和片内SRAM,CPU0是主控制单元,CPU0与分段式FIFO、寄存器相连,用于对多路随机数输入进行实时采集和缓存,并设定采集参数、管理采集模块;CPU1是辅控制单元,CPU1与SD卡相连,用于将采集的随机数存储到SD卡中。CPU0和CPU1共用片内SRAM和DDR,DDR分为多个缓冲区,多个缓冲区构成环形缓冲池,片内SRAM存储环形缓冲池的状态,由CPU0向环形缓冲池写入数据,CPU1从环形缓冲池读取数据。[0050] 本实施例以单路随机数模块(芯片)输入为例,缓存区按照1MB进行分组,多个缓冲区逻辑上构成环形缓冲池,每个环形缓冲池结构由指定某个采集模块独占使用。环形缓存池的状态在片内SRAM中存在对应关系。CPU0和CPU1共享片内SRAM状态,根据交互协议,占用或释放环形缓冲池,实现分时复用和连续采集存储。[0051] 工作时,CPU0将采集数据输入环形缓存池,CPU1将从环形缓存池采集数据存储到SD卡。CPU1加载FatFS文件系统并控制SDIO接口,将环形缓存池数据连续追加写入SD卡中对应的二进制文件中,直到采集到预设数据量。[0052] 每个缓冲区包括就绪态和空闲态两种状态,在片内SRAM中设有状态的对应标识,默认情况下,所有缓冲区均为空闲态。工作时,CPU0向缓冲区写完数据,CPU1为从缓冲区读数,缓冲区为就绪态,CPU0未向缓冲区写完数据,CPU1已读取完毕数据,缓冲区是空闲态;当片内SRAM中对应缓冲区处于空闲态,CPU0可写入,CPU1禁止读取,CPU0检测采集单元中分段式FIFO状态,当分段式FIFO达到阈值,读取对应地址FIFO数据并写入缓冲区,当缓冲区数据写满,缓冲区设置为就绪态;当片内SRAM中对应缓冲区处于就绪态,CPU0禁止写入,CPU1可读取,CPU1一次性读取缓冲区1MB数据并写入SD卡,SD写入完成后,缓冲区设置为空闲态。[0053] 如图6所示,控制单元进行数据控制的过程为:[0054] S01)、CPU0开机初始化,判断是否启动采集,如果是,执行步骤S02);[0055] S02)、判断分段FIFO是否已满,如果是,执行步骤S03);[0056] S03)、采集2KB数据写入缓冲池,并判断缓冲池是否已满,如果是的话,在片内SRAM中设置标识,并切换缓冲池,同时CPU1收到缓冲池已满的标识后,调用FatFS驱动并写入SD卡对应芯片文件;[0057] S04)、判断所有芯片是否采集完毕,如果是则检测SD卡中随机数质量,统计并显示结果。[0058] 在该过程中,装置具备多个指示灯由于指示装置工作状态。全部随机数模块(芯片)采集完成后,CPU1加载随机性检测分析程序,分析程序包括:单比特检测、扑克检测、频数检测、重复性检测、游程检测、二元推导等《GMT0005‑2021随机性检测规范》和《NISTSP‑800‑90B》要求的测试标准。分析完成后,通过指示灯显示测试随机数模块(芯片)是否符合要求,将测试结果存入SD卡中。[0059] 本实施例所述测试装置支持随机数就地分析功能,依据《GMT0005‑2021随机性检测规范》和《NISTSP‑800‑90B》测试标准,设计随机性分析程序。数据采集完成后,CPU1加载随机性分析程序,读取SD卡中存储的随机数据,对随机数模块(芯片)噪声源质量进行分析和统计。如果测试结果高于标准,则随机数模块(芯片)质量合格;如果低于标准,则随机数模块(芯片)质量不合格。装置给出报警提示。[0060] 以上描述的仅是本发明的基本原理和优选实施例,本领域技术人员根据本发明做出的改进和替换,属于本发明的保护范围。

专利地区:山东

专利申请日期:2024-07-10

专利公开日期:2024-09-03

专利公告号:CN118467274B


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