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应用于高速SAR ADC的逻辑电路发明专利

更新时间:2024-11-01
应用于高速SAR ADC的逻辑电路发明专利 专利申请类型:发明专利;
源自:上海高价值专利检索信息库;

专利名称:应用于高速SAR ADC的逻辑电路

专利类型:发明专利

专利申请号:CN202311663872.1

专利申请(专利权)人:灿芯半导体(上海)股份有限公司
权利人地址:上海市浦东新区中国(上海)自由贸易试验区张东路1158号礼德国际2号楼6楼

专利发明(设计)人:林志伦,庄志青,胡红明,张希鹏,周玉镇

专利摘要:本发明公开了应用于高速SAR ADC的逻辑电路,包括若干个电容组成的DAC开关电容阵列,所述DAC开关电容阵列连接有DAC控制电路,所述DAC控制电路连接有比较器,比较器连接有时钟采样模块和延时控制模块,所述DAC控制电路由于若干个锁存器latch组成,其特征在于,具体包括:I0、I1、I2、I3、I4、I11,以及逻辑单元。本发明的延时控制逻辑为上电进行一次,调整完成其配置就固定,这样能够将PVT的对延时影响最大的process变量包含进去,而通过合适的时间裕量来容忍voltage以及temperature的影响,这样就避免了在正常工作中去调整延时单元导致的错误。

主权利要求:
1.应用于高速SARADC的逻辑电路,包括M路相同的子ADC电路SAR<0>到SAR并行,其输入模拟信号为相同的差分输入信号Vip,Vin;其输入采样时钟分别为CKS<0>到CKS;每个子ADC输出n位的数据信号分别为DO_0到DO_(M‑1);每个子ADC的SAR延时检测位可以标记当前子ADC是否存在亚稳态,记为亚稳态标志位meta,每个子ADC输出亚稳态标志位meta<0>到meta(M‑1),所有子ADC的输出数据以及亚稳态标志位都连接到校准及延时控制模块ILOG;ILOG输出多路子ADC的输出信号DOUT_0到DOUT_(M‑
1);
所属子ADC包括若干个电容组成的DAC开关电容阵列,所述DAC开关电容阵列连接有DAC控制电路,所述DAC控制电路连接有比较器,比较器连接有时钟采样模块和延时控制模块,所述DAC控制电路由于若干个锁存器latch组成,其特征在于,具体包括:I0、I1、I2、I3、I4、I11,以及逻辑单元;
所述I0为顶板采样开关DAC,用于实现顶板采样并将SARADC逻辑电路的数字控制逻辑转换到模拟,ADC的输入信号Vip,Vin通过开关Sip,Sin连接到电容阵列的顶板以及比较器I1的模拟输入信号;所述I1为比较器,其输入端连接到I0的电容顶板;所述I2为延时单元delaycell,用于将valid信号加上延时,其中延时的档位由延时单元delay_ctl<2:0>来控制;所述I2连接时钟CMP_CK;所述I3为与非门电路;所述I4为反相器电路;所述逻辑单元包括I5、I6、I7、I8、I9、I10,所述逻辑单元用于将每次比较器的结果逐个存储,并产生DAC的控制信号CTL以及ADC最终的输出Dout;所述I11为D触发器;
所述比较器的输出经过I3产生比较完成信号valid给到I2,在delay_ctl<2:0>档位的控制下生成比较器的时钟信号CMP_CK然后送到比较器的时钟端;
所述比较完成信号valid同时给到SAR逻辑单元I5至I10,SAR逻辑单元产生DAC控制信号给到电容阵列的底板开关S0d‑Snd以及S0u‑Snu;
SAR逻辑单元同时产生ADC的输出信号Dout,最后一个SAR逻辑单元的下一位使能信号EN_N输出EN信号连接到I11的数据端D端中,I11的时钟端CK端连接相邻通道的采样时钟CKS作为时钟来锁存,I11的正输出端Q端输出该子ADC的亚稳态标志位meta。
2.根据权利要求1所述的应用于高速SARADC的逻辑电路,其延时控制的逻辑为:上电时候,将k‑bit的延时控制单元I2配置成delay_ctl=全1,然后开始ADC转换,并检测到meta的输出结果;当meta输出1的个数大于等于4,则继续将delay_ctl往下降低1档;当meta输出1的个数小于4,则保存该delay_ctl<2:0>的配置,并退出延时控制校准逻辑。 说明书 : 应用于高速SARADC的逻辑电路技术领域[0001] 本发明涉及逻辑电路技术领域,具体为应用于高速SARADC的逻辑电路。背景技术[0002] 随着工艺演进,SARADC(逐次逼近型模数转换器)由于其低功耗以及更适用于先进数字工艺的特性广泛应用于各种系统中,特别是高速通信应用中。在超高速通信的应用通常会使用时间交织的技术,将m个相同SARADC通过时间交织获得m倍的采样率提升,当m的数量大于8之后,其相应配套时钟电路以及采样电路的复杂度会大幅上升。[0003] 传统的SAR结构电路如图1所示,包含了开关电容、比较器、寄存器固定配置的delaycontrol、DAClogic以及输出DFF,由于固定了delaycontrol,其受到PVT(Process,voltage,temperature)的影响较大。[0004] 如图2中,以12个比较cycle的SARADC为例,比较器的完成信号valid在SScorner(slowslowconrer)用完了整个转换时间(CKS<0>的低电平),而FF(fastfastconrer)由于delaycontrl的配置是固定的,其延时更短导致12个valid的高电平之后,通常还有一半的转换时间,这导致FFcorner的DAC建立时间通常会成为整个ADC精度的瓶颈。[0005] 综上所述的问题,为此,我们提出用于高速SARADC的逻辑电路。发明内容[0006] 本发明的目的在于提供应用于高速SARADC的逻辑电路,解决了现有的问题。[0007] 为实现上述目的,本发明提供如下技术方案:[0008] 应用于高速SARADC的逻辑电路,包括若干个电容组成的DAC开关电容阵列,所述DAC开关电容阵列连接有DAC控制电路,所述DAC控制电路连接有比较器,比较器连接有时钟采样模块和延时控制模块,所述DAC控制电路由于若干个锁存器latch组成,具体包括:I0、I1、I2、I3、I4、I11,以及逻辑单元;[0009] 所述I0为顶板采样开关DAC,用于实现顶板采样并将SARADC逻辑电路的数字控制逻辑转换到模拟,ADC的输入信号Vip,Vin通过开关Sip,Sin连接到电容阵列的顶板以及比较器I1的模拟输入信号;[0010] 所述I1为比较器,其输入端连接到I0的电容顶板;[0011] 所述I2为delaycell,用于将valid信号加上延时,其中延时的档位由delay_ctl<2:0>来控制;[0012] 所述I2连接时钟CMP_CK;[0013] 所述I3为与非门电路;[0014] 所述I4为反相器电路;[0015] 所述逻辑单元包括I5、I6、I7、I8、I9、I10,所述逻辑单元用于将每次比较器的结果逐个存储,并产生DAC的控制信号CTL以及ADC最终的输出Dout;[0016] 所述I11为DFF,所述DFF为D触发器。[0017] 优选的,所述比较器的输出经过I3产生比较完成信号valid给到I2,在delay_ctl<2:0>档位的控制下生成比较器的时钟信号CMP_CK然后送到比较器的时钟端。[0018] 优选的,比较完成信号valid同时给到SAR逻辑单元I5至I10,SAR逻辑单元产生DAC控制信号给到电容阵列的底板开关S0d‑Snd以及S0u‑Snu。[0019] 优选的,SAR逻辑单元同时产生ADC的输出信号Dout,最后一个SAR逻辑单元的EN_N输出EN信号连接到I11中,用相邻通道的采样时钟CKS作为时钟来锁存。[0020] 与现有技术相比,本发明的有益效果如下:[0021] 本发明在延时校准逻辑的时候时钟都能保证所使用的转换时间是固定的且留有合适的转换时间裕量用于提高ADC的误码率。[0022] 本发明的延时控制逻辑为上电进行一次,调整完成其配置就固定,这样能够将PVT的对延时影响最大的process变量包含进去,而通过合适的时间裕量来容忍voltage以及temperature的影响,这样就避免了在正常工作中去调整延时单元导致的错误。[0023] 本发明的电路结构能够让SARADC的速度性能在各corner下都能够有良好的表现,避免由于某个corner速度受限而影响SARADC的转换速度。附图说明[0024] 图1为本发明传统的SAR结构示意图;[0025] 图2为本发明传统结构的时序图;[0026] 图3为本发明单个SAR部分示意图;[0027] 图4为本发明的时序图;[0028] 图5为本发明整体电路结构示意图。具体实施方式[0029] 下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。[0030] 图3为本专利提出的单个SARADC部分。[0031] 如图3所示,所述SARADC部分包含了DAC开关电容阵列,比较器、由顶层控制的delaycontrl,由latch组成的DAC控制电路、以及右下角的时钟检测部分。具体为I0是传统的顶板采样开关DAC(数模转换器)其作用是实现顶板采样并将SARADC逻辑电路的数字控制逻辑转换到模拟,ADC的输入信号Vip,Vin通过开关Sip,Sin连接到电容阵列的顶板以及比较器I1的输入端。I1为比较器,其输入端连接到I0的电容顶板,时钟CMP_CK来自delaycellI2;I2delaycell作用是将valid信号加上延时,其中延时的档位由delay_ctl<2:0>来控制;I3为与非门电路;I4为反相器电路;I5至I10是SAR的逻辑单元,其作用是将每次比较器的结果逐个存储,并产生DAC的控制信号CTL以及ADC最终的输出Dout;I11为DFF(D触发器)。图3的连接关系为ADC的输入信号Vip,Vin通过开关Sip,Sin连接到I0电容阵列的电容顶板以及比较器的模拟输入信号;比较器的输出经过I3产生比较完成信号valid给到I2,在delay_ctl<2:0>档位的控制下生成比较器的时钟信号CMP_CK然后送到比较器的时钟端;比较完成信号valid同时给到SAR逻辑单元I5至I10,SAR逻辑单元产生DAC控制信号给到电容阵列的底板开关S0d‑Snd以及S0u‑Snu,SAR逻辑单元同时产生ADC的输出信号Dout,最后一个SAR逻辑单元的EN_N输出EN信号连接到I11中,用相邻通道的采样时钟CKS作为时钟来锁存;[0032] 图4为由latch组成的DAC控制电路的时序图。[0033] 如图4所示,当CKS<0>的下降沿,表示转换开始,EN<0>=1将第一个latch使能从而检测比较器的输出信号,当下一个valid的高电平latch将比较器结果锁存,同时输出DAC的控制结果。[0034] 图4还是以12个cycle的SARADC为例,随着比较器的输出完成信号valid产生12个高电平,EN<1:12>也逐步产生高电平,将EN<12>以及相邻时间交织通道的时钟CKS<7>输入到DFF中:当EN<12>上升沿的时候CKS<7>已经是高电平,则meta<0>=1(如图4的左半部分);当EN<12>上升沿的时候CKS<7>已经是还是低电平,则meta<0>=0(如图4的右半部分),单个SARADC将获得的结果Dout以及meta<0>输出到后续的数字模块中,其中n表示SARADC转换的cycle数量,如图4的n=12。[0035] 图5为本专利提出的SARADC的顶层框图以及时序。[0036] 如图5所示,图5中演示的是8个时间交织的情况,CKT为没有交织的时钟,CKS<7:0>为8路时间交织SARADC的采样时钟,8个SARADC用时间交织的形式将其输出数据DO_0至DO_7以及meta<0:7>都输出后续的校准以及延时控制中,改模块进行时序同步以及时间交织对应的失调、增益、时序误差。[0037] 对于延时控制模块,其调整的流程为:[0038] 上电时候,将3bit的延时控制单元配置成delay_ctl<2:0>=3’b111,然后开始ADC转换,并检测到meta<7:0>的输出结果,由于一开始延时最大,SAR的延时检测位meta<7:0>=8‘b11111111,然后将delay_ctl<2:0>往下降低1档,看meta<7:0>输出1的个数,当看meta<7:0>输出1的个数大于等于4,则继续将delay_ctl<2:0>往下降低1档;当meta<7:0>输出1的个数小于4,则保存该delay_ctl<2:0>的配置,并退出延时控制校准逻辑。直到手动开启延时控制逻辑或者重新上电。[0039] 尽管已经示出和描述了本发明的实施例,对于本领域的普通技术人员而言,可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由所附权利要求及其等同物限定。

专利地区:上海

专利申请日期:2023-12-06

专利公开日期:2024-09-03

专利公告号:CN117614453B


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