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时序控制器及其启动方法、显示装置实用新型专利

更新时间:2024-11-01
时序控制器及其启动方法、显示装置实用新型专利 专利申请类型:实用新型专利;
地区:安徽-合肥;
源自:合肥高价值专利检索信息库;

专利名称:时序控制器及其启动方法、显示装置

专利类型:实用新型专利

专利申请号:CN202211477271.7

专利申请(专利权)人:合肥京东方卓印科技有限公司,京东方科技集团股份有限公司
权利人地址:安徽省合肥市新站区新站工业物流园内A组团E区宿舍楼15幢

专利发明(设计)人:韦晓龙,鲍文超,孟松,张尧,许程,刘苗

专利摘要:本公开提供一种时序控制器及其启动方法、显示装置。该启动方法包括:在时序控制器上电后,控制电路向非易失存储器和内存发送复位脉冲信号;从控制电路发送的任意一次复位脉冲信号的无效沿时刻起经设定时长后判断非易失存储器和内存是否均有效响应当前复位脉冲信号,如果是则控制电路将非易失存储器中存储的补偿数据写入内存,如果否则控制电路再次向非易失存储器和内存发送复位脉冲信号。该方法有助于提高时序控制器初始化启动的成功率,降低用户等待时间。

主权利要求:
1.一种时序控制器的启动方法,所述时序控制器用于驱动显示面板的源极驱动器和栅极驱动器,所述时序控制器包括:控制电路、非易失存储器和内存,其特征在于,所述启动方法包括:在所述时序控制器上电后,所述控制电路向所述非易失存储器和所述内存发送复位脉冲信号;
从所述控制电路发送的任意一次复位脉冲信号的无效沿时刻起经设定时长后判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,如果是,则所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存,如果否,则所述控制电路再次向所述非易失存储器和所述内存发送复位脉冲信号。
2.根据权利要求1所述的启动方法,其特征在于,判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,包括:如果所述非易失存储器的初始化完成信号位的电平为有效电平,并且所述内存的校准完成信号位的电平为有效电平,则判断所述非易失存储器和所述内存均有效响应当前复位脉冲信号。
3.根据权利要求1所述的启动方法,其特征在于,所述启动方法还包括:
所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存之后,所述控制电路将所述内存中的补偿数据初始化信号位设置为有效电平。
4.根据权利要求1所述的启动方法,其特征在于,所述补偿数据包括:阈值电压、载流子迁移率和老化补偿数据中的至少一项。
5.一种时序控制器,用于驱动显示面板的源极驱动器和栅极驱动器,所述时序控制器包括控制电路、非易失存储器和内存,其特征在于,所述控制电路被配置为:在所述时序控制器上电后,向所述非易失存储器和所述内存发送复位脉冲信号;
从所述控制电路发送的任意一次复位脉冲信号的无效沿时刻起经设定时长后判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,如果是,则所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存,如果否,则所述控制电路再次向所述非易失存储器和所述内存发送复位脉冲信号。
6.根据权利要求5所述的时序控制器,其特征在于,所述控制电路具体被配置为:如果所述非易失存储器的初始化完成信号位的电平为有效电平,并且所述内存的校准完成信号位的电平为有效电平,则判断所述非易失存储器和所述内存均有效响应当前复位脉冲信号。
7.根据权利要求5所述的时序控制器,其特征在于,所述控制电路还被配置为:将所述非易失存储器中存储的补偿数据写入所述内存之后,将所述内存中的补偿数据初始化信号位设置为有效电平。
8.根据权利要求5所述的时序控制器,其特征在于,所述补偿数据包括:阈值电压、载流子迁移率和老化补偿数据中的至少一项。
9.一种显示装置,其特征在于,包括:显示面板、根据权利要求5至8中任一项所述的时序控制器。
10.根据权利要求9所述的显示装置,其特征在于,所述显示面板包括:发光二极管显示面板。 说明书 : 时序控制器及其启动方法、显示装置技术领域[0001] 本公开属于显示技术领域,具体涉及一种时序控制器及其启动方法、显示装置。背景技术[0002] 本部分旨在为权利要求书中陈述的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。[0003] OLED(OrganicLight‑EmittingDiode,有机发光二极管)显示面板的每个子像素都由驱动晶体管(例如是薄膜晶体管)来控制流入OLED中的驱动电流,进而控制OLED的发光亮度。[0004] 由于工艺条件等因素子像素的驱动晶体管电特性可能无法保证完全一致。各子像素的驱动电压一致时,其对应的驱动电流可能是不同的,这会导致各子像素之间存在亮度差异。[0005] 各个驱动晶体管的阈值电压以及迁移率可能是不一致的,也可能是随时间而发生变化的。相关技术中对OLED显示面板中阈值电压以及迁移率进行检测,基于检测到的数据确定对各个驱动晶体管的补偿数据,根据各个驱动晶体管的补偿数据对各个驱动晶体管的显示数据进行补偿。[0006] 相关技术中,各个驱动晶体管的补偿数据是存储在一个非易失存储器(例如是嵌入式多媒体卡,简称EMMC)中。当OLED显示面板的驱动装置启动后,将各个驱动晶体管的补偿数据写入动态随机存取存储器(例如是双倍速率同步动态随机存储器,简称DDR)。OLED显示面板的驱动装置根据DDR中存储的补偿数据对一帧显示数据进行补偿,随后根据补偿后的显示数据驱动各个驱动晶体管。OLED显示面板的驱动装置存在偶发启动失败的问题。发明内容[0007] 本公开提供一种时序控制器及其启动方法、显示装置。[0008] 本公开采用如下技术方案:一种时序控制器的启动方法,所述时序控制器用于驱动OLED显示面板的源极驱动器和栅极驱动器,所述时序控制器包括:控制电路、非易失存储器和内存,所述启动方法包括:[0009] 在所述时序控制器上电后,所述控制电路向所述非易失存储器和所述内存发送复位脉冲信号;[0010] 从所述控制电路发送的任意一次复位脉冲信号的无效沿时刻起经设定时长后判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,如果是,则所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存,如果否,则所述控制电路再次向所述非易失存储器和所述内存发送复位脉冲信号。[0011] 在一些实施例中,判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,包括:[0012] 如果所述非易失存储器的初始化完成信号位的电平为有效电平,并且所述内存的校准完成信号位的电平为有效电平,则判断所述非易失存储器和所述内存均有效响应当前复位脉冲信号。[0013] 在一些实施例中,所述启动方法还包括:[0014] 所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存之后,所述控制电路将所述内存中的补偿数据初始化信号位设置为有效电平。[0015] 在一些实施例中,所述补偿数据包括:阈值电压、载流子迁移率和老化补偿数据中的至少一项。[0016] 本公开采用如下技术方案:一种时序控制器,用于驱动OLED显示面板的源极驱动器和栅极驱动器,所述时序控制器包括控制电路、非易失存储器和内存,[0017] 所述控制电路被配置为:在所述时序控制器上电后,向所述非易失存储器和所述内存发送复位脉冲信号;[0018] 从所述控制电路发送的任意一次复位脉冲信号的无效沿时刻起经设定时长后判断所述非易失存储器和所述内存是否均有效响应当前复位脉冲信号,如果是,则所述控制电路将所述非易失存储器中存储的补偿数据写入所述内存,如果否,则所述控制电路再次向所述非易失存储器和所述内存发送复位脉冲信号。[0019] 在一些实施例中,所述控制电路具体被配置为:[0020] 如果所述非易失存储器的初始化完成信号位的电平为有效电平,并且所述内存的校准完成信号位的电平为有效电平,则判断所述非易失存储器和所述内存均有效响应当前复位脉冲信号。[0021] 在一些实施例中,所述控制电路还被配置为:将所述非易失存储器中存储的补偿数据写入所述内存之后,将所述内存中的补偿数据初始化信号位设置为有效电平。[0022] 在一些实施例中,所述补偿数据包括:阈值电压、载流子迁移率和老化补偿数据中的至少一项。[0023] 本公开采用如下技术方案:一种显示装置,包括:OLED显示面板、前述的时序控制器。[0024] 在一些实施例中,所述显示面板包括:发光二极管显示面板。[0025] 当时序控制器上电后,在复位信号RESET的上升沿(即复位信号RESET变为无效时刻起)开始计时,在设定时间之后如果检测到初始化完成信号位或校准完成信号位没有被拉高,则控制电路再次向非易失存储器和内存发送复位信号(例如是复位信号RESET_SOFT),从该复位信号的无效沿时刻开始再次计时,在设定时间之后如果检测到初始化完成信号位或校准完成信号位没有被拉高,则控制电路再次向非易失存储器和内存发送复位信号(例如是复位信号RESET_SOFT),从该复位信号的无效沿时刻开始再次计时,直至从复位信号RESET_SOFT的无效沿开始经设定时间后检测到初始化完成信号位和校准完成信号位全部被拉高(即非易失存储器和闪存初始化均完成),再将补偿数据从非易失存储器读出并写入内存中,直至时序控制器初始化完成。如此设计,提高了时序控制器初始化启动的成功率,减少用户的等待时间。附图说明[0026] 图1是本公开实施例的OLED显示面板中一个子像素的像素电路图。[0027] 图2是本公开实施例的OLED显示装置的结构框图。[0028] 图3是本公开实施例的OLED显示装置中的驱动电路中的时序控制器的内部结构图。[0029] 图4是图3所示时序控制器的常规启动过程的波形图。[0030] 图5是本申请的实施例中图3所示时序控制器启动过程的波形图。[0031] 附体标记如下:101、数据线;102、感测线;103、104、栅极驱动线;105、有机发光二极管;106、存储电容;107、开关晶体管;108、驱动晶体管;109、感测晶体管;110、感测电容;111、112、电源端;201、OLED显示面板;202、时序控制器;203、栅极驱动器;204、源极驱动器;FPGA_S、FPGA_M、现场可编程门阵列芯片;DDR_S、DDR_M、双倍速率同步动态随机存储器;EMMC_S、EMMC_M、嵌入式多媒体卡。具体实施方式[0032] 下面结合附图所示的实施例对本公开作进一步说明。[0033] 图1是本公开实施例的OLED显示面板中一个子像素的像素电路图。[0034] 参考图1,像素电路包括:一条数据线101,一条感测线102,两条栅极驱动线103、104,一个有机发光二极管105,一个存储电容106,一个开关晶体管107,一个驱动晶体管108,一个感测晶体管109,一个与感测线102相连的感测电容110。电源端111例如是正电压电源端,电源端112例如是地。[0035] 本公开对像素电路中晶体管的数量以及电路形式不做限定。[0036] 需要说明书的是本公开实施例中的显示面板不限于OLED显示面板。在一些实施例中,显示面板为量子点发光二极管(QuantumDotLightEmittingDiode,QLED)显示面板或微发光二极管(MicroLightEmittingDiode,Micro‑LED)显示面板。[0037] 图2是本公开实施例的显示装置的结构框图。[0038] 参考图2,显示装置包括显示面板201、时序控制器202、源极驱动器204、栅极驱动器203。[0039] 图2左侧指向时序控制器202的两个箭头分别代表时序控制器202接收到的外部输入的视频数据和时序控制信号。当时序控制器202接收到视频数据和时序控制信号时,时序控制器202同步读取其内部存储器(例如是DDR)中的补偿数据。时序控制器202还同时接收源极驱动器204输出的像素内部感测数据。时序控制器202对视频数据进行转换、计算、补偿等算法处理。在OLED显示面板的显示阶段,时序控制器202将补偿后的显示数据和源极控制信号输出给源极驱动器204,并且时序控制器202将栅极控制信号输出给栅极驱动器203。最终源极驱动器204和栅极驱动器203控制OLED显示面板201正常显示画面。[0040] 本公开对补偿数据如何生成、何时生成、如何更新、如何影响显示数据不做限定。[0041] 图3是本公开实施例的显示装置中的驱动装置中的时序控制器的内部结构图。[0042] 时序控制器202包括:两个控制电路(具体为两个现场可编程门阵列芯片FPGA_S、FPGA_M)、两个非易失存储器(具体为两个嵌入式多媒体卡EMMC_S、EMMC_M)和两个内存(具体为两个双倍速率同步动态随机存储器DDR_S、DDR_M)。[0043] 嵌入式多媒体卡EMMC_S中存储OLED显示面板中左半屏的子像素的补偿数据。嵌入式多媒体卡EMMC_M中存储OLED显示面板中右半屏的子像素的补偿数据。补偿数据例如是图1所示驱动晶体管103的阈值电压、载流子迁移率k、有机发光二极管105的老化补偿数据等。[0044] 图4是图3所示时序控制器的常规启动过程的波形图。[0045] 时序控制器的常规的启动流程是:现场可编程门阵列芯片FPGA_S向嵌入式多媒体卡EMMC_S和双倍速率同步动态随机存储器DDR_S发送复位信号RESET(低电平有效),现场可编程门阵列芯片FPGA_M向嵌入式多媒体卡EMMC_M和双倍速率同步动态随机存储器DDR_M发送复位信号RESET(低电平有效)。[0046] 嵌入式多媒体卡EMMC_S、EMMC_M复位完成后会将自身的初始化完成信号位(嵌入式多媒体卡的特定引脚,依次取名为emmc_init_done_s、emmc_init_done_m)拉高,代表嵌入式多媒体卡EMMC_S、EMMC_M可以进行正常读写擦除操作。[0047] 双倍速率同步动态随机存储器DDR_S、DDR_M复位完成后会将自身的一个校准完成信号位(双倍速率同步动态随机存储器的特定引脚,依次取名为取名ddr_init_calib_complete_s、ddr_init_calib_complete_m)拉高(校准完成),表示其可以进行正常的读写操作。[0048] 现场可编程门阵列芯片FPGA_S随后读取存储在嵌入式多媒体卡EMMC_S中的左半OLED显示面板的补偿数据并将该补偿数据存储在双倍速率同步动态随机存储器DDR_S中。现场可编程门阵列芯片FPGA_M随后读取存储在嵌入式多媒体卡EMMC_M中的左半OLED显示面板的补偿数据并将该补偿数据存储在双倍速率同步动态随机存储器DDR_M中。[0049] 随后现场可编程门阵列芯片FPGA_S将双倍速率同步动态随机存储器DDR_S中的补偿数据初始化信号位(ddr_initializating_s)拉低,现场可编程门阵列芯片FPGA_M将双倍速率同步动态随机存储器DDR_M中的补偿数据初始化信号位(ddr_initializating_m)拉低。表示内存中补偿数据已完成初始状态的写入。[0050] 随后现场可编程门阵列芯片FPGA_M将自身的一个信号位display拉高,随后现场可编程门阵列芯片FPGA_S、FPGA_M进入正常的显示流程。[0051] 在另外一些实施例中,时序控制器中设置1个控制电路、1个非易失存储器和1个内存。在另外一些实施例中,时序控制器中设置3个控制电路、3个非易失存储器和3个内存,每一个控制电路对应读写一个非易失存储器和一个内存。本公开对时序控制器内电路的数量不做限定。[0052] 本公开的发明人研究发现:非易失存储器或者内存初始化失败,导致初始化完成信号位或校准完成信号位没有被拉高,是造成时序控制器启动失败的一种原因。基于以上发现,本公开的实施例提出一种时序控制器的启动方法。[0053] 图5是本申请的实施例中图3所示时序控制器启动过程的波形图。[0054] 该启动方法的发明构思在于:当时序控制器上电后,在复位信号RESET的上升沿(即复位信号RESET变为无效时刻起)开始计时,在设定时间之后如果检测到初始化完成信号位或校准完成信号位没有被拉高,则控制电路再次向非易失存储器和内存发送复位信号(例如是复位信号RESET_SOFT),从该复位信号的无效沿时刻开始再次计时,在设定时间之后如果检测到初始化完成信号位或校准完成信号位没有被拉高,则控制电路再次向非易失存储器和内存发送复位信号(例如是复位信号RESET_SOFT),从该复位信号的无效沿时刻开始再次计时,直至从复位信号RESET_SOFT的无效沿开始经设定时间后检测到初始化完成信号位和校准完成信号位全部被拉高(即非易失存储器和闪存初始化均完成),再将补偿数据从非易失存储器读出并写入内存中,直至时序控制器初始化完成。如此设计,提高了时序控制器初始化启动的成功率,减少用户的等待时间。[0055] 参考图5并结合图3,现场可编程门阵列芯片FPGA_S、FPGA_M上电后向嵌入式多媒体卡EMMC_S、EMMC_M、双倍速率同步动态随机存储器DDR_S、DDR_M发送复位信号RESET,现场可编程门阵列芯片FPGA_S、FPGA_M从各自发出的复位信号RESET的无效跳边沿(具体为上升沿)开始进行计时。现场可编程门阵列芯片FPGA_S、FPGA_M进行通信传输使得二者发出的复位信号RESET在时间上是同步的。[0056] 现场可编程门阵列芯片FPGA_S、FPGA_M内部各自运行一个程序,程序输出复位信号RESET_SOFT,该复位信号RESET_SOFT与复位信号RESET的作用相同,都是启动嵌入式多媒体卡EMMC_S、EMMC_M、双倍速率同步动态随机存储器DDR_S、DDR_M。现场可编程门阵列芯片FPGA_S、FPGA_M上电后,复位信号RESET_SOFT的上升沿被设置成与复位信号RESET的上升沿位于同一时刻。该程序在复位信号RESET_SOFT的每一个上升沿开始进行计时,如果达到设定时间(例如是5秒)后,如果初始化完成信号位emmc_init_done_s、emmc_init_done_m、校准完成信号位ddr_init_calib_complete_s、ddr_init_calib_complete_m均为高电平则进行后续的初始化操作;如果初始化完成信号位emmc_init_done_s、emmc_init_done_m、校准完成信号位ddr_init_calib_complete_s、ddr_init_calib_complete_m存在至少一者为低电平,则程序再次将向嵌入式多媒体卡EMMC_S、EMMC_M、双倍速率同步动态随机存储器DDR_S、DDR_M发送的复位信号RESET_SOFT设置一个低电平脉冲,并从该低电平脉冲的上升沿开始再次进行计时,在计时达到设定时间后再次检测初始化完成信号位emmc_init_done_s、emmc_init_done_m、校准完成信号位ddr_init_calib_complete_s、ddr_init_calib_complete_m的状态,执行前述的判定过程,直至初始化完成信号位emmc_init_done_s、emmc_init_done_m、校准完成信号位ddr_init_calib_complete_s、ddr_init_calib_complete_m均为高电平,再执行初始化的后续操作。[0057] 时序控制器完成初始化之后,时序控制器的正常的工作流程是:现场可编程门阵列芯片FPGA_S、FPGA_M分别读取嵌入式多媒体卡EMMC_S、EMMC_M中的补偿数据,然后现场可编程门阵列芯片FPGA_S、FPGA_M将补偿数据分别存储在双倍速率同步动态随机存储器DDR_S、DDR_M中,现场可编程门阵列芯片FPGA_S、FPGA_M分别从主板(未示出)接收显示数据,现场可编程门阵列芯片FPGA_S、FPGA_M分别将显示数据完成补偿运算后,将补偿后的显示数据发送给源极驱动器,现场可编程门阵列芯片FPGA_S、FPGA_M还同步地向栅极驱动电路提供行触发信号。[0058] 基于相同的发明构思,本公开的实施例还提供一种时序控制器,时序控制器包括控制电路、内存和非易失存储器,非易失存储器中存储像素补偿数据,时序控制器按照前述实施例提供的启动方法进行启动。[0059] 基于相同的发明构思,本公开的实施例还提供一种显示装置,包括OLED显示面板、以及前述的时序控制器、源极驱动器和栅极驱动器。[0060] 在一些实施例中,源极驱动器和栅极驱动器均是独立于OLED显示面板的。在另一些实施例中,源极驱动器和栅极驱动器至少一者是与OLED显示面板集成为一体的。[0061] 具体地,该显示装置例如是OLED显示模组、手机、平板电脑、头戴显示设备、显示器、电视机等任意具有显示功能的产品或部件。[0062] 本公开中的各个实施例均采用递进的方式描述,各个实施例之间相同相似的部分互相参见即可,每个实施例重点说明的都是与其他实施例的不同之处。[0063] 本公开的保护范围不限于上述的实施例,显然,本领域的技术人员可以对本公开进行各种改动和变形而不脱离本公开的范围和精神。倘若这些改动和变形属于本公开权利要求及其等同技术的范围,则本公开的意图也包含这些改动和变形在内。

专利地区:安徽

专利申请日期:2022-11-23

专利公开日期:2024-09-03

专利公告号:CN115731871B


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