带隙基准电压源发明专利

专利名称：带隙基准电压源

专利类型：发明专利

专利申请号：CN202210753034.2

专利申请（专利权）人：汇春科技(成都)有限公司
权利人地址：四川省成都市高新区中国(四川)自由贸易试验区吉泰路10号1栋6层602号

专利发明（设计）人：刘涛,张兆华

专利摘要：本发明实施例公开了一种带隙基准电压源，包括偏置电路、放大电路、基准电路及滤波电路，用于提升电源纹波抑制比以及带隙基准电压源输出端的稳定性，并输出低噪声的基准电压。其中，偏置电路包括分压电路和第一电流镜单元，分压电路用于对电源电压进行分压产生电流，第一电流镜单元向放大电路和基准电路提供偏置电流；放大电路用于向基准电路输入放大后的偏置电流；基准电路包括第二电流镜单元、第一支路、第二支路和第三支路，第二电流镜单元用于将第一支路中的负温度系数电流和第二支路中的正温度系数电流复制给第三支路，以通过第三支路输出基准电压；滤波电路用于过滤基准电压中的噪声。

主权利要求：
1.一种带隙基准电压源，其特征在于，包括偏置电路、放大电路、基准电路及滤波电路；
所述偏置电路、所述放大电路、所述基准电路以及所述滤波电路分别与电源的输入端连接；
所述偏置电路包括分压电路和第一电流镜单元，所述分压电路用于对电源电压进行分压产生电流，所述第一电流镜单元将所述电流复制给所述放大电路和所述基准电路，以向所述放大电路和所述基准电路提供偏置电流；
所述放大电路用于放大所述偏置电流，并向所述基准电路输入放大后的偏置电流；
其中，所述放大电路包括第二PMOS管组、NMOS管组以及第一电容；所述第二PMOS管组的源极连接电源的输入端，所述第二PMOS管组的漏极连接所述NMOS管组；所述NMOS管组的漏极连接所述第一电容；
所述第二PMOS管组包括第八至第十六PMOS管；第八PMOS管、第十PMOS管和第十六PMOS管的源极分别接入电源电压，所述第八PMOS管、所述第十PMOS管和所述第十六PMOS管的栅极依次连接；所述第八PMOS管的漏极连接第九PMOS管的源极，所述第九PMOS管的栅极分别连接第十一PMOS管的栅极，所述第九PMOS管的漏极连接所述NMOS管组；所述第十一PMOS管的漏极分别连接所述NMOS管组和第十二PMOS管的栅极；所述第十二PMOS管的漏极连接所述NMOS管组；所述第八PMOS管、第十PMOS管和所述第十六PMOS管的栅极分别连接所述偏置电路；所述第十六PMOS管的漏极连接第十五PMOS管的源极，所述第十五PMOS管的漏极分别连接第十三PMOS管的源极和第十四PMOS管的源极；所述第十三PMOS管的栅极与所述第十四PMOS管的栅极分别连接所述基准电路，所述第十三PMOS管的漏极和所述第十四PMOS管的漏极分别连接所述NMOS管组；所述第九PMOS管的栅极、所述第十一PMOS管的栅极和所述第十五PMOS管的栅极分别连接所述偏置电路；
所述NMOS管组包括第三至第七NMOS管；第三NMOS管的漏极连接所述PMOS管组，所述第三NMOS管的源极连接第五NMOS管的漏极；所述第五NMOS管的栅极连接第六NMOS管的栅极，所述第五NMOS管的源极接地；所述第六NMOS管的漏极连接第四NMOS管的源极，所述第六NMOS管的源极接地；所述第四NMOS管的漏极连接所述PMOS管组，所述第四NMOS管的栅极连接所述第三NMOS管的栅极；所述第四NMOS管的源极和所述第六NMOS管的漏极分别连接所述第一电容的同一端；所述第七NMOS管的漏极连接所述第二PMOS管组，所述第七NMOS管的栅极连接所述偏置电路，所述第七NMOS管的源极接地；
所述基准电路包括第二电流镜单元、第一支路、第二支路和第三支路，所述第二电流镜单元用于将所述第一支路中的负温度系数电流和所述第二支路中的正温度系数电流复制给所述第三支路，以通过所述第三支路输出基准电压；其中，所述第二支路包括第一电阻，所述第一电阻用于通过第一支路中开关管的电压差值，输出正温度系数电流；通过所述放大电路对所述第一支路中开关管的集电极电压和所述第一电阻的端电压的钳制，使得所述第一支路输出负温度系数电流；所述第三支路包括第二电阻，所述第二电阻用于通过所述第二电流镜单元和所述第二电阻的温度系数的变化，调整所述负温度系数电流和所述正温度系数电流的电压，输出基准电压；
其中，所述第一支路包括第一开关管和第二开关管，所述第二支路还包括第三开关管和第四开关管，所述第三支路还包括第五开关管；所述第一开关管的发射极分别连接所述放大电路和所述第二电流镜单元，所述第一开关管的基极连接所述第二开关管的发射极；
所述第二开关管的基极和集电极分别接地；所述第一电阻的一端分别连接所述放大电路和所述第二电流镜单元，所述第一电阻的另一端连接所述第三开关管的发射极，所述第一电阻用于通过所述第一开关管和所述第二开关管的电压差值，输出正温度系数电流；所述第三开关管的基极连接第四开关管的发射极，所述第三开关管的集电极接地；所述第一开关管的集电极连接所述第四开关管的基极，用于通过所述放大电路对所述第一开关管的集电极电压和所述第一电阻的端电压的钳制，输出负温度系数电流；所述第二电阻的一端连接所述第二电流镜单元，所述第二电阻的另一端连接所述第五开关管的发射极；所述第五开关管的基极和集电极分别接地；
所述第二电流镜单元包括采用共源共栅结构连接的第十七至第二十二PMOS管；第十七PMOS管的栅极分别连接所述放大电路、第十八PMOS管的栅极和第二十一PMOS管的栅极，所述第十七PMOS管的漏极连接第十九PMOS管的源极；所述第十九PMOS管的栅极分别连接第二十PMOS管和第二十一PMOS管的栅极；所述第二十PMOS管的源极连接所述第十八PMOS管的漏极，所述第二十PMOS管的漏极连接所述第二支路；所述第二十二PMOS管的源极连接所述第二十一PMOS管的漏极，所述第二十二PMOS管的漏极连接所述滤波电路；
所述滤波电路用于过滤所述基准电压中的噪声。
2.根据权利要求1所述的带隙基准电压源，其特征在于，所述分压电路包括第一PMOS管、第二PMOS管和第三PMOS管；
所述第一PMOS管的源极连接所述电源的输入端，所述第一PMOS管的栅极和漏极连接第二PMOS管的源极；
所述第二PMOS管的栅极和漏极连接所述第三PMOS管的源极；
所述第三PMOS管的栅极和漏极连接所述第一电流镜单元。
3.根据权利要求1所述的带隙基准电压源，其特征在于，所述第一电流镜单元包括第一NMOS管、第二NMOS管和第一PMOS管组；
所述第一NMOS管的栅极连接所述第二NMOS管，用于将所述分压电路输出的电流复制给第二NMOS管；
所述第二NMOS管的漏极连接所述第一PMOS管组；
所述第一PMOS管组连接所述放大电路，用于复制所述分压电路输出的电流，生成偏置电流，并向所述放大电路输入所述偏置电流。
4.根据权利要求3所述的带隙基准电压源，其特征在于，所述第一PMOS管组包括第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管；
所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的漏极连接所述第五PMOS管的源极；
所述第五PMOS管的漏极连接所述第六PMOS管的源极；
所述第六PMOS管的漏极连接所述第七PMOS管的源极；
所述第七PMOS管的漏极连接所述第二NMOS管的漏极；
所述第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管的栅极连接所述放大电路。
5.根据权利要求1所述的带隙基准电压源，其特征在于，所述滤波电路为RC并联电路，所述RC并联电路包括第三电阻和电容组，用于吸收所述基准电压的噪声，以输出低噪声的基准电压；
所述第三电阻的一端连接所述基准电路的输出端，所述第三电阻的另一端连接所述电容组；所述电容组包括并联的第二电容、第三电容和第四电容。 说明书 : 带隙基准电压源技术领域[0001] 本发明涉及带隙基准电压源领域，尤其涉及一种带隙基准电压源。背景技术[0002] 随着现代技术的快速发展，以往的芯片技术已远不能满足现代技术要求，对芯片的功耗、低噪声、体积、速度等问题要求也急剧提升，从而通过提高电源抑制的大小，来增大系统的稳定性和提高系统灵敏度。[0003] 而电源抑制的大小主要取决于环路增益，环路增益越大则对电压源波动抑制效果就越好，所以想得到高的电源抑制就必须得到高的环路增益，想要得到较高的环路增益可以增大环路输出电阻来提高增益，然而传统的带隙基准环路增益小，导致了电源抑制较小、噪声高等问题，并且传统的带隙基准电压源采用单极的PMOS管的共源结构当作调整管来隔离电源电压的干扰对带隙基准电压源输出电压的影响，所以起到的隔离效果并不好。因此，如何设计带隙基准电压源，使其能够输出低噪声、高电源抑制的基准电压是亟需解决的问题。发明内容[0004] 第一方面，本发明提供一种带隙基准电压源，包括偏置电路、放大电路、基准电路及滤波电路；[0005] 所述偏置电路、所述放大电路、所述基准电路以及所述滤波电路分别与电源的输入端连接；[0006] 所述偏置电路包括分压电路和第一电流镜单元，所述分压电路用于对电源电压进行分压产生电流，所述第一电流镜单元将所述电流复制给所述放大电路和所述基准电路，以向所述放大电路和所述基准电路提供偏置电流；[0007] 所述放大电路用于放大所述偏置电流，并向所述基准电路输入放大后的偏置电流；[0008] 所述基准电路包括第二电流镜单元、第一支路、第二支路和第三支路，所述第二电流镜单元用于将所述第一支路中的负温度系数电流和所述第二支路中的正温度系数电流复制给所述第三支路，以通过所述第三支路输出基准电压；[0009] 所述滤波电路用于过滤所述基准电压中的噪声。[0010] 在可选的实施方式中，所述第一支路包括第一开关管和第二开关管，所述第二支路包括第一电阻、第三开关管和第四开关管，所述第三支路包括第二电阻和第五开关管；[0011] 所述第一开关管的发射极分别连接所述放大电路和所述第二电流镜单元，所述第一开关管的基极连接所述第二开关管的发射极；[0012] 所述第二开关管的基极和集电极分别接地；[0013] 所述第一电阻的一端分别连接所述放大电路和所述第二电流镜单元，所述第一电阻的另一端连接所述第三开关管的发射极，所述第一电阻用于通过所述第一开关管和所述第二开关管的电压差值，输出正温度系数电流；[0014] 所述第三开关管的基极连接第四开关管的发射极，所述第三开关管的集电极接地；[0015] 所述第一开关管的集电极连接所述第四开关管的基极，用于通过所述放大电路对所述第一开关管的集电极电压和所述第一电阻的端电压的钳制，输出负温度系数电流；[0016] 所述第二电阻的一端连接所述第二电流镜单元，所述第二电阻的另一端连接所述第五开关管的发射极，所述第二电阻用于通过所述第二电流镜单元和所述第二电阻的温度系数的变化，调整所述负温度系数电流和所述正温度系数电流的电压，输出基准电压；[0017] 所述第五开关管的基极和集电极分别接地。[0018] 在可选的实施方式中，所述分压电路包括第一PMOS管、第二PMOS管和第三PMOS管；[0019] 所述第一PMOS管的源极连接所述电源的输入端，所述第一PMOS管的栅极和漏极连接第二PMOS管的源极；[0020] 所述第二PMOS管的栅极和漏极连接所述第三PMOS管的源极；[0021] 所述第三PMOS管的栅极和漏极连接所述第一电流镜单元。[0022] 在可选的实施方式中，所述第一电流镜单元包括第一NMOS管、第二NMOS管和第一PMOS管组；[0023] 所述第一NMOS管的栅极连接所述第二NMOS管，用于将所述分压电路输出的电流复制给第二NMOS管；[0024] 所述第二NMOS管的漏极连接所述第一PMOS管组；[0025] 所述第一PMOS管组连接所述放大电路，用于复制所述分压电路输出的电流，生成偏置电流，并向所述放大电路输入所述偏置电流。[0026] 在可选的实施方式中，所述第一PMOS管组包括第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管；[0027] 所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的漏极连接所述第五PMOS管的源极；[0028] 所述第五PMOS管的漏极连接所述第六PMOS管的源极；[0029] 所述第六PMOS管的漏极连接所述第七PMOS管的源极；[0030] 所述第七PMOS管的漏极连接所述第二NMOS管的漏极；[0031] 所述第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管的栅极连接所述放大电路。[0032] 在可选的实施方式中，所述放大电路包括第二PMOS管组、NMOS管组以及第一电容；[0033] 所述第二PMOS管组的源极连接电源的输入端，所述第二PMOS管组的漏极连接所述NMOS管组；[0034] 所述NMOS管组的漏极连接所述第一电容。[0035] 在可选的实施方式中，所述第二PMOS管组包括第八至第十六PMOS管；[0036] 第八PMOS管、第十PMOS管和第十六PMOS管的源极分别接入电源电压，所述第八PMOS管、所述第十PMOS管和所述第十六PMOS管的栅极依次连接；[0037] 所述第八PMOS管的漏极连接第九PMOS管的源极，所述第九PMOS管的栅极分别连接第十一PMOS管的栅极，所述第九PMOS管的漏极连接所述NMOS管组；[0038] 所述第十一PMOS管的漏极分别连接所述NMOS管组和第十二PMOS管的栅极；[0039] 所述第十二PMOS管的漏极连接所述NMOS管组；[0040] 所述第八PMOS管、第十PMOS管和所述第十六PMOS管的栅极分别连接所述偏置电路；[0041] 所述第十六PMOS管的漏极连接第十五PMOS管的源极，所述第十五PMOS管的漏极分别连接第十三PMOS管的源极和第十四PMOS管的源极；[0042] 所述第十三PMOS管的栅极与所述第十四PMOS管的栅极分别连接所述基准电路，所述第十三PMOS管的漏极和所述第十四PMOS管的漏极分别连接所述NMOS管组；[0043] 所述第九PMOS管的栅极、所述第十一PMOS管的栅极和所述第十五PMOS管的栅极分别连接所述偏置电路。[0044] 在可选的实施方式中，所述NMOS管组包括第三至第七NMOS管；[0045] 第三NMOS管的漏极连接所述PMOS管组，所述第三NMOS管的源极连接第五NMOS管的漏极；[0046] 所述第五NMOS管的栅极连接第六NMOS管的栅极，所述第五NMOS管的源极接地；[0047] 所述第六NMOS管的漏极连接第四NMOS管的源极，所述第六NMOS管的源极接地；[0048] 所述第四NMOS管的漏极连接所述PMOS管组，所述第四NMOS管的栅极连接所述第三NMOS管的栅极；[0049] 所述第四NMOS管的源极和所述第六NMOS管的漏极分别连接所述第一电容的同一端；[0050] 所述第七NMOS管的漏极连接所述第二PMOS管组，所述第七NMOS管的栅极连接所述偏置电路，所述第七NMOS管的源极接地。[0051] 在可选的实施方式中，所述第二电流镜单元包括采用共源共栅结构连接的第十七至第二十二PMOS管；[0052] 第十七PMOS管的栅极分别连接所述放大电路、第十八PMOS管的栅极和第二十一PMOS管的栅极，所述第十七PMOS管的漏极连接第十九PMOS管的源极；[0053] 所述第十九PMOS管的栅极分别连接第二十PMOS管和第二十一PMOS管的栅极；[0054] 所述第二十PMOS管的源极连接所述第十八PMOS管的漏极，所述第二十PMOS管的漏极连接所述第二支路；[0055] 所述第二十二PMOS管的源极连接所述第二十一PMOS管的漏极，所述第二十二PMOS管的漏极连接所述滤波电路。[0056] 在可选的实施方式中，所述滤波电路为RC并联电路，所述RC并联电路包括第三电阻和电容组，用于吸收所述基准电压的噪声，以输出低噪声的基准电压；[0057] 所述第三电阻的一端连接所述基准电路的输出端，所述第三电阻的另一端连接所述电容组；[0058] 所述电容组包括并联的第二电容、第三电容和第四电容。[0059] 本发明实施例具有如下有益效果：[0060] 本实施例所提供的带隙基准电压源，第一方面，通过采用共源共栅结构，减少了沟道调制效应的影响，并增加隔离效果来避免电源电压对输出端的干扰，能在最大程度上提高电路的电源纹波抑制比；第二方面，采用放大电路的负反馈机制，保证了电压源输出端的电压跟随输入端的电压，稳定了电路，且抑制了电源电压等其他节点的干扰；第三方面，采用RC并联电路来滤除基准电压的噪声，以便增强抗干扰能力。附图说明[0061] 为了更清楚地说明本发明的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对本发明保护范围的限定。在各个附图中，类似的构成部分采用类似的编号。[0062] 图1为传统带隙基准电压源的结构示意图；[0063] 图2为本发明实施例中带隙基准电压源的第一个结构示意图；[0064] 图3为本发明实施例中带隙基准电压源的第二个结构示意图；[0065] 图4为本发明实施例中带隙基准电压源的第三个结构示意图。[0066] 主要元件符号说明：10‑偏置电路；20‑放大电路；30‑基准电路；40‑滤波电路；110‑分压电路；120‑第一电流镜单元；310‑第二电流镜单元；320‑第一支路；330‑第二支路；340‑第三支路。具体实施方式[0067] 下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。[0068] 通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。[0069] 在下文中，可在本发明的各种实施例中使用的术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。[0070] 此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。[0071] 除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。[0072] 请参阅图1，图1为传统带隙基准电压源的结构示意图，其中，gmp1、gmp2为P1、P2管的跨导，gmp1＝gmp2＝gm；P1、P2、P3的过驱动电压相等且为Vod；双极性晶体管(三极管Q1、Q2、Q3)电阻为Rq(Rq1、Rq2、Rq3)；Vdd为电源电压；R1、R2对应表示电阻器件R1、R2的电阻；Vref为基准电压；PSRR为电源抑制比。[0073] 其中，三极管Q1集电极电压(X点电压Vx)为：[0074] Vx＝gm×(Vdd‑Vod)×Rq1①[0075] 其中，R1上端电压(Y点电压Vy)为：[0076] Vy＝gm×(Vdd‑Vod)×(Rq2+R1)②[0077] 假设图1中带隙基准电压源为单极点运放：[0078][0079] 其中，A0为运算放大器放大倍数；S为运放输出零点；w0为运放输出极点。[0080] 联立①②③：[0081][0082] 其中，gm3为P3管的跨导。[0083] 综上①②③④可得出：[0084][0085] 图1中运算放大器增益(五管OTA为例)：[0086] A0＝gm×(ron||rop)⑥[0087] 其中，ron为五管OTA中NMOS管的内阻；rop为五管OTA中PMOS管的内阻。[0088] 综上，传统的带隙基准电压源中I1、I2通路电源电压会直接影响输出端的稳定性。[0089] 基于此，如图2所示，本实施例提供一种带隙基准电压源，包括偏置电路10、放大电路20、基准电路30及滤波电路40，用于提升电源纹波抑制比(PSRR)以及带隙基准电压源输出端的稳定性，并输出低噪声的基准电压。[0090] 其中，偏置电路10、放大电路20、基准电路30以及滤波电路40分别与电源的输入端连接。如图3所示，偏置电路10包括分压电路110和第一电流镜单元120，分压电路110用于对电源电压进行分压产生电流，第一电流镜单元120将电流复制给放大电路20和基准电路30，以向放大电路20和基准电路30提供偏置电流。放大电路20用于放大偏置电流，并向基准电路30输入放大后的偏置电流。基准电路30包括第二电流镜单元310、第一支路320、第二支路330和第三支路340，第二电流镜单元310用于将第一支路320中的负温度系数电流和第二支路330中的正温度系数电流复制给第三支路340，以通过第三支路340输出基准电压。滤波电路40用于过滤基准电压中的噪声。[0091] 一并参照图3和图4，可选的，偏置电路10中的分压电路110包括第一PMOS管(PM1)、第二PMOS管(PM2)和第三PMOS管(PM3)；第一PMOS管的源极连接电源的输入端，第一PMOS管的栅极和漏极连接第二PMOS管的源极；第二PMOS管的栅极和漏极连接第三PMOS管的源极；第三PMOS管的栅极和漏极连接第一电流镜单元120。[0092] 可选的，偏置电路10中的第一电流镜单元120包括第一NMOS管(NM1)、第二NMOS管(NM2)和第一PMOS管组；第一NMOS管的栅极连接第二NMOS管，用于将分压电路110输出的电流复制给第二NMOS管；第二NMOS管的漏极连接第一PMOS管组；第一PMOS管组连接放大电路20，用于复制分压电路110输出的电流，生成偏置电流，并向放大电路20输入偏置电流。[0093] 其中，第一PMOS管组包括第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)和第七PMOS管(PM7)；第四PMOS管的源极连接电源电压，第四PMOS管的漏极连接第五PMOS管的源极；第五PMOS管的漏极连接第六PMOS管的源极；第六PMOS管的漏极连接第七PMOS管的源极；第七PMOS管的漏极连接第二NMOS管的漏极；第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管的栅极连接放大电路20。[0094] 可选的，放大电路20包括第二PMOS管组、NMOS管组以及第一电容(C1)；第二PMOS管组的源极连接电源的输入端，第二PMOS管组的漏极连接NMOS管组；NMOS管组的漏极连接第一电容。[0095] 其中，第二PMOS管组包括第八至第十六PMOS管(PM8‑PM16)；第八PMOS管(PM8)、第十PMOS管(PM10)和第十六PMOS管(PM16)的源极分别接入电源电压，第八PMOS管、第十PMOS管和第十六PMOS管的栅极依次连接；第八PMOS管的漏极连接第九PMOS管(PM9)的源极，第九PMOS管的栅极分别连接第十一PMOS管(PM11)的栅极，第九PMOS管的漏极连接NMOS管组；第十一PMOS管的漏极分别连接NMOS管组和第十二PMOS管(PM12)的栅极；第十二PMOS管的漏极连接NMOS管组；第八PMOS管、第十PMOS管和第十六PMOS管的栅极分别连接偏置电路10；第十六PMOS管的漏极连接第十五PMOS管(PM15)的源极，第十五PMOS管的漏极分别连接第十三PMOS管(PM13)的源极和第十四PMOS管(PM14)的源极；第十三PMOS管的栅极与第十四PMOS管的栅极分别连接基准电路30，第十三PMOS管的漏极和第十四PMOS管的漏极分别连接NMOS管组；第九PMOS管的栅极、第十一PMOS管的栅极和第十五PMOS管的栅极分别连接偏置电路10。另外，第十五PMOS管和第十六PMOS管采用共源共栅结构。[0096] 其中，放大电路20中的NMOS管组包括第三至第七NMOS管(NM3‑NM7)；第三NMOS管(NM3)的漏极连接PMOS管组，第三NMOS管的源极连接第五NMOS管(NM5)的漏极；第五NMOS管的栅极连接第六NMOS管(NM6)的栅极，第五NMOS管的源极接地；第六NMOS管的漏极连接第四NMOS管的源极，第六NMOS管的源极接地；第四NMOS管的漏极连接PMOS管组，第四NMOS管的栅极连接第三NMOS管的栅极；第四NMOS管的源极和第六NMOS管的漏极分别连接第一电容的同一端；第七NMOS管(NM7)的漏极连接第二PMOS管组，第七NMOS管的栅极连接偏置电路10，第七NMOS管的源极接地。[0097] 可选的，基准电路30中的第二电流镜单元310包括采用共源共栅结构连接的第十七至第二十二PMOS管(PM17‑PM22)；第十七PMOS管(PM17)的栅极分别连接放大电路20、第十八PMOS管(PM18)的栅极和第二十一PMOS管(PM21)的栅极，第十七PMOS管的漏极连接第十九PMOS管(PM19)的源极；第十九PMOS管的栅极分别连接第二十PMOS管和第二十一PMOS管的栅极；第二十PMOS管(PM20)的源极连接第十八PMOS管的漏极，第二十PMOS管的漏极连接第二支路中的第一电阻；第二十二PMOS管的源极连接第二十一PMOS管(PM21)的漏极，第二十二PMOS管(PM22)的漏极连接滤波电路40。[0098] 可选的，基准电路30中的第一支路320包括第一开关管(Q1)和第二开关管(Q2)，第二支路330包括第一电阻(R1)、第三开关管(Q3)和第四开关管(Q4)，第三支路340包括第二电阻(R2)和第五开关管(Q5)。[0099] 其中，第一开关管的发射极分别连接放大电路20和第二电流镜单元310，第一开关管的基极连接第二开关管的发射极；第二开关管的基极和集电极分别接地；第一电阻的一端分别连接放大电路20和第二电流镜单元310，第一电阻的另一端连接第三开关管的发射极，第一电阻用于通过第一开关管和第二开关管的电压差值，输出正温度系数电流(PTAT电流)；第三开关管的基极连接第四开关管的发射极，第三开关管的集电极接地；第一开关管的集电极连接第四开关管的基极，用于通过放大电路20对第一开关管的集电极电压和第一电阻的端电压的钳制，输出负温度系数电流(CTAT电流)；第二电阻的一端连接第二电流镜单元310，第二电阻的另一端连接第五开关管的发射极，第二电阻用于通过第二电流镜单元310和第二电阻的温度系数的变化，调整负温度系数电流和正温度系数电流的电压，输出基准电压；第五开关管的基极和集电极分别接地。[0100] 在本实施例中，偏置部分电源电压通过二极管PM1～PM3分压产生电流，然后通过NM1将电流复制给NM2所在支路，最后通过PM4～PM7组成的电流镜单元传输给放大电路20和基准电路30，以提供偏置电流。放大电路20部分工作，放大电路20将第一开关管Q1集电极电压(X点电压)和第一电阻R1上端电压(Y点电压)进行钳制，使其两个点的电压相等，即VX＝VY，因此，第一开关管Q1生成一个CTAT电流。另外，将第一开关管Q1的电压和第二开关管Q2的电压差值落在呈正温度系数上的第一电阻R1上，以使得第一电阻生成一个PTAT电流，该PTAT电流通过PM17～PM22组成的电流镜单元复制给第二电阻所在支路(第三支路340)。[0101] 可以理解，因为第三支路340中第二电阻成正温度系数变化，双极性晶体管(第五开关管Q5)成负温度系数变化，因此，通过设置恰当的温度系数可以输出一个受温度影响较小的基准电压。[0102] 可选的，滤波电路40为RC并联电路，RC并联电路包括第三电阻(R3)和电容组，用于吸收基准电压的噪声，以输出低噪声的基准电压；第三电阻的一端连接基准电路30的输出端，第三电阻的另一端连接电容组；电容组包括并联的第二电容(C2)、第三电容(C3)和第四电容(C4)，电容组的输出端接地。[0103] 在本实施例中，第十五至第二十二PMOS管都采用共源共栅结构，增强了本实施例所提供的带隙基准电压源的抗干扰能力，从而进一步提高电源纹波抑制比，提升带隙基准电压源的输出端的稳定性。[0104] 并且，可依据如下公式计算本实施例中的带隙基准电压源的增益(A1)：[0105] A1＝gm13×{[gm3×ro3×(ro13||ro5)]||(gm9×ro9×ro8)}[0106] 其中，gm13为第十三PMOS管(PM13)的跨导；gm3为第三NMOS管(NM3)的跨导；gm9为第九PMOS管(PM9)的跨导；ro3为第三NMOS管(NM3)的内阻；ro13为第十三PMOS管(PM13)的内阻；ro5为第五NMOS管(NM5)的内阻；ro9为第九PMOS管(PM9)的内阻；ro8为第八PMOS管(PM8)的内阻。[0107] 对比图1中运算放大器的输出增益(如公式⑥)，本实施例中带隙基准电压源的输出增益要比图1中传统带隙基准电压源的输出增益大，从而可以进一步提高电源纹波抑制比。[0108] 另外，因本实施例中带隙基准电压源的输出端信号(基准电压信号)由不同频段组成，这些不同频段的信号通过RC并联电路，高频部分的信号将会通过电容组流向地端，这样将会保留自己想要的低频部分的信号，同时可根据特定公式来调节不同的电阻与电容值，得到自己想要的截止频率，达到滤除噪声的目的，其中，特定公式如下：[0109] fc＝1/[2×Π×R×(C1+C2+C3)][0110] 其中，C1、C2、C3分别为电容器件C1、C2、C3的电容；R是输出端R3电阻加输出端寄生电阻；Π为圆周率；fc为输出频率。[0111] 由上述公式可知，与传统的带隙基准电压源相比较，本实施例所提供的带隙基准电压源的输出端的噪声要缩小100～200倍，根据实际情况可知，电容的实际值为：[0112] Cimp＝ESR+2Πfl+1/2×Π×f×c[0113] 其中，Cimp为实际电容；ESR为输出端引线电感；f为谐振频率；l为感抗；c为电容。[0114] 示范性地，电容真实值是由阻抗、感抗、电容三部分组成。考虑到封装时有可能其它器件产生感抗或者阻抗影响真实电容值的变化，所以本实施例所提供的带隙基准电压源在滤波电路40中采用三个电容并联形式以减小其他原因产生的电感、阻抗而引起电容误差。[0115] 本实施例所提供的带隙基准电压源，第一方面，通过采用共源共栅结构，以减少沟道调制效应的影响，并增加隔离效果来避免电源电压对电路输出端电压的干扰，能在最大程度上提高电路的电源纹波抑制比；第二方面，采用放大电路的负反馈机制，保证了电压源输出端的电压跟随输入端的电压，稳定了电路，且抑制了电源电压等其他节点的干扰；第三方面，采用RC并联电路来滤除基准电压的噪声，增强了电路的抗干扰能力。[0116] 在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和结构图显示了根据本发明的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，结构图和/或流程图中的每个方框、以及结构图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。[0117] 另外，在本发明各个实施例中的各功能模块或单元可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或更多个模块集成形成一个独立的部分。[0118] 以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

专利地区：四川

专利申请日期：2022-06-28

专利公开日期：2024-07-26

专利公告号：CN115079767B