D触发器的仿真优化方法以及D触发器实用新型专利

专利名称：D触发器的仿真优化方法以及D触发器

专利类型：实用新型专利

专利申请号：CN202410725884.0

专利申请（专利权）人：天水天光半导体有限责任公司
权利人地址：甘肃省天水市秦州区环城西路7号

专利发明（设计）人：赵转平,蒲耀川,陈憬怀,张玲玲,李美,丁红霞

专利摘要：本申请公开了一种D触发器的仿真优化方法以及D触发器，涉及电路仿真设计领域。该方案包括对不具有热插拔功能的D触发器的初始三态输出电路替换为改进三态输出电路，得到具有热插拔功能的D触发器的改进电路网表；基于改进电路网表进行仿真验证，得到D触发器在热插拔时的电流仿真曲线；判断电流仿真曲线的仿真结果是否满足预定的性能要求，如否，则对改进三态输出电路进行优化，得到更新后的改进电路网表，重复基于所述改进电路网表进行仿真验证的步骤，直至电流仿真曲线的仿真结果满足预定的性能要求。本申请实现D触发器的热插拔功能，保证输出数据的完整性和可靠性，同时提高使用便利性。

主权利要求：
1.一种D触发器的仿真优化方法，其特征在于，包括：
对不具有热插拔功能的D触发器的初始电路网表进行解析，得到所述D触发器的初始三态输出电路，将所述初始三态输出电路替换为改进三态输出电路，得到具有热插拔功能的D触发器的改进电路网表；其中，所述改进三态输出电路包括与非门控制电路、电流关断电路和反馈电路；所述与非门控制电路用于在所述D触发器的热插入和热拔出期间向所述电流关断电路输出高电平控制信号；所述电流关断电路用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；
所述反馈电路用于基于所述D触发器的输出端的输出信号向所述与非门控制电路和所述D触发器中的从触发器输出反馈信号；所述与非门控制电路包括热插拔信号控制单元和三输入与非门；所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门的第一输入端输入低电平控制信号，以使得所述三输入与非门输出所述高电平控制信号；所述电流关断电路包括第一肖特基二极管、第二肖特基二极管、第四电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第四NMOS管，其中第三PMOS管和第四PMOS管的源极、第五PMOS管的栅极均连接所述三输入与非门的输出端；所述第三PMOS管的栅极连接所述第四电阻的第一端、并连接所述第四NMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第四电阻的第二端连接所述第二肖特基二极管的负极，所述第一肖特基二极管、第二肖特基二极管的正极连接电源电压；所述第一肖特基二极管的负极连接所述第二PMOS管的源极和所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的衬底，所述第二PMOS管、第四PMOS管的栅极和所述第五PMOS管的源极均连接电源电压；所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的漏极均连接所述D触发器的输出端；
基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证，得到所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线；
判断所述电流仿真曲线的仿真结果是否满足预定的性能要求，如否，则对所述改进三态输出电路进行优化，得到所述具有热插拔功能的D触发器的更新后的改进电路网表，重复所述基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证的步骤，直至所述电流仿真曲线的仿真结果满足预定的性能要求。
2.根据权利要求1所述的D触发器的仿真优化方法，其特征在于，所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线包括所述D触发器在热插入时的上电电流和在热拔出时的掉电电流的电流仿真曲线。
3.根据权利要求2所述的D触发器的仿真优化方法，其特征在于，所述热插拔信号控制单元包括第一电阻、第二电阻、第三电阻、第二NMOS管、第三NMOS管、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第二与非门；其中，所述第一电阻的第一端连接电源电压，第一电阻的第二端连接所述第三电阻的第一端，并连接所述第三NMOS管的栅极，所述第三电阻的第二端连接所述第二NMOS管的栅极和漏极，所述第二NMOS管的源极和第三NMOS管的源极分别接地；所述第三NMOS管的漏极连接所述第二电阻的第二端，并连接所述第七反相器的输入端，所述第二电阻的第一端连接电源电压；所述第七反相器的输出端连接所述第八反相器的输入端，所述第八反相器的输出端连接所述第九反相器的输入端，所述第九反相器的输出端连接所述第二与非门的第一输入端；所述第十反相器的输入端连接所述D触发器的三态控制信号，输出端连接所述第二与非门的第二输入端，所述第二与非门的输出端连接所述第十一反相器的输入端，所述第十一反相器的输出端连接所述三输入与非门的第一输入端；所述三输入与非门的第二输入端连接所述D触发器中的从触发器的输出信号。
4.根据权利要求3所述的D触发器的仿真优化方法，其特征在于，所述反馈电路包括第五电阻、第六电阻、第三肖特基二极管、第六PMOS管、第五NMOS管、第六NMOS管、第十二反相器、第五传输门；其中，所述第六电阻的第一端连接所述D触发器的输出端，第二端连接所述第六PMOS管的源极，所述第六PMOS管的栅极连接所述第三肖特基二极管的负极，所述第三肖特基二极管的正极连接电源电压；所述第六PMOS管的漏极连接所述第五NMOS管的漏极，所述第五NMOS管的源极连接所述第五电阻的第一端和所述第十二反相器的输入端，所述第十二反相器的输出端连接所述三输入与非门的第三输入端，向所述三输入与非门的第三输入端输出第一反馈信号；所述第五电阻的第二端接地；
所述第五传输门的第一端连接至所述D触发器中的从触发器，向所述从触发器输出第二反馈信号；所述第五传输门的第二端连接所述第六NMOS管的栅极，所述第五传输门的第一控制端和第二控制端分别连接所述D触发器的三态控制信号和所述第十一反相器的输出端；所述第六NMOS管的漏极连接所述D触发器的输出端，所述第六NMOS管的源极接地。
5.根据权利要求4所述的D触发器的仿真优化方法，其特征在于，所述对所述改进三态输出电路进行优化包括将所述三输入与非门替换为带有一组可调肖特基二极管的三输入与非门，以基于所述一组可调肖特基二极管调节所述三输入与非门输出的高电平控制信号。
6.根据权利要求5所述的D触发器的仿真优化方法，其特征在于，所述带有一组可调肖特基二极管的三输入与非门包括第七PMOS管、第八PMOS管、第九PMOS管、第七NMOS管、第八NMOS管、第九NMOS管以及第四肖特基二极管、第五肖特基二极管、第六肖特基二极管；其中，所述第七PMOS管和第七NMOS管的栅极输入所述第一反馈信号；所述第八PMOS管和第八NMOS管的栅极输入所述从触发器的输出信号；所述第九PMOS管和第九NMOS管的栅极输入所述低电平控制信号；所述第七PMOS管、第八PMOS管、第九PMOS管的源极连接电源电压；所述第七PMOS管、第八PMOS管、第九PMOS管的漏极分别连接至第四肖特基二极管、第五肖特基二极管、第六肖特基二极管的正极，第四肖特基二极管、第五肖特基二极管、第六肖特基二极管的负极输出所述高电平控制信号，并连接至所述第九NMOS管的漏极；所述第七NMOS管的漏极连接所述第八NMOS管的源极，所述第八NMOS管的漏极连接所述第九PMOS管的源极，所述第七NMOS管、第八NMOS管、第九NMOS管的衬底和所述第七NMOS管的源极分别接地。
7.一种D触发器，其特征在于，包括：主触发器、从触发器和改进三态输出电路；所述改进三态输出电路包括与非门控制电路、电流关断电路和反馈电路；所述与非门控制电路用于在所述D触发器的热插入和热拔出期间向所述电流关断电路输出高电平控制信号；所述电流关断电路用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；所述反馈电路用于基于所述D触发器的输出端的输出信号向所述与非门控制电路和所述D触发器中的从触发器输出反馈信号；
其中，所述与非门控制电路包括热插拔信号控制单元和三输入与非门；所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门的第一输入端输入低电平控制信号，以使得所述三输入与非门输出所述高电平控制信号；所述电流关断电路包括第一肖特基二极管、第二肖特基二极管、第四电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第四NMOS管，其中第三PMOS管和第四PMOS管的源极、第五PMOS管的栅极均连接所述三输入与非门的输出端；所述第三PMOS管的栅极连接所述第四电阻的第一端、并连接所述第四NMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第四电阻的第二端连接所述第二肖特基二极管的负极，所述第一肖特基二极管、第二肖特基二极管的正极连接电源电压；所述第一肖特基二极管的负极连接所述第二PMOS管的源极和所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的衬底，所述第二PMOS管、第四PMOS管的栅极和所述第五PMOS管的源极均连接电源电压；所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的漏极均连接所述D触发器的输出端。 说明书 : D触发器的仿真优化方法以及D触发器技术领域[0001] 本申请涉及集成电路的仿真设计领域，具体而言，涉及一种D触发器的仿真优化方法以及D触发器。背景技术[0002] D触发器是上升沿触发的一个具有记忆功能、具有两个稳定状态的存储器件，通常在数字电路中作为时序电路的存储元件，在某些运算器电路中也可以作为数据暂存器。目前，常用的D触发器不具有热插拔（HotSwap）功能，热插拔是指在不关断电源的情况下，将器件插入或拔出而不影响器件的正常工作。因此，在D触发器的插入和拔出时，一旦对D触发器进行热插拔，会在器件电路中产生回流电流，容易损坏电子器件，影响输出数据的完整性和可靠性。为了避免对电子器件造成损坏，通常需要先断开电源后再进行插入和拔出，频繁的关断电源也会对D触发器和其他关联器件的使用造成一定的影响。因此，亟需一种改进的技术方案来解决这些技术问题。发明内容[0003] 有鉴于此，本申请提出一种D触发器的仿真优化方法以及D触发器，可以使得D触发器具备热插拔功能，阻断热插入和热拔出期间的回流电流信号，保证输出数据的完整性和可靠性，同时提高D触发器使用的便利性。[0004] 第一方面，本申请提出一种D触发器的仿真优化方法，包括：[0005] 对不具有热插拔功能的D触发器的初始电路网表进行解析，得到所述D触发器的初始三态输出电路，将所述初始三态输出电路替换为改进三态输出电路，得到具有热插拔功能的D触发器的改进电路网表；其中，所述改进三态输出电路包括与非门控制电路、电流关断电路和反馈电路；所述与非门控制电路用于在所述D触发器的热插入和热拔出期间向所述电流关断电路输出高电平控制信号；所述电流关断电路用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；所述反馈电路用于基于所述D触发器的输出端的输出信号向所述与非门控制电路和所述D触发器中的从触发器输出反馈信号；所述与非门控制电路包括热插拔信号控制单元和三输入与非门；所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门的第一输入端输入低电平控制信号，以使得所述三输入与非门输出所述高电平控制信号；所述电流关断电路包括第一肖特基二极管、第二肖特基二极管、第四电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第四NMOS管，其中第三PMOS管和第四PMOS管的源极、第五PMOS管的栅极均连接所述三输入与非门的输出端；所述第三PMOS管的栅极连接所述第四电阻的第一端、并连接所述第四NMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第四电阻的第二端连接所述第二肖特基二极管的负极，所述第一肖特基二极管、第二肖特基二极管的正极连接电源电压；所述第一肖特基二极管的负极连接所述第二PMOS管的源极和所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的衬底，所述第二PMOS管、第四PMOS管的栅极和所述第五PMOS管的源极均连接电源电压；所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的漏极均连接所述D触发器的输出端；[0006] 基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证，得到所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线；[0007] 判断所述电流仿真曲线的仿真结果是否满足预定的性能要求，如否，则对所述改进三态输出电路进行优化，得到所述具有热插拔功能的D触发器的更新后的改进电路网表，重复所述基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证的步骤，直至所述电流仿真曲线的仿真结果满足预定的性能要求。[0008] 在一些实施方式中，所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线包括所述D触发器在热插入时的上电电流和在热拔出时的掉电电流的电流仿真曲线。[0009] 在一些实施方式中，所述热插拔信号控制单元包括第一电阻、第二电阻、第三电阻、第二NMOS管、第三NMOS管、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第二与非门；其中，所述第一电阻的第一端连接电源电压，第一电阻的第二端连接所述第三电阻的第一端，并连接所述第三NMOS管的栅极，所述第三电阻的第二端连接所述第二NMOS管的栅极和漏极，所述第二NMOS管的源极和第三NMOS管的源极分别接地；所述第三NMOS管的漏极连接所述第二电阻的第二端，并连接所述第七反相器的输入端，所述第二电阻的第一端连接电源电压；所述第七反相器的输出端连接所述第八反相器的输入端，所述第八反相器的输出端连接所述第九反相器的输入端，所述第九反相器的输出端连接所述第二与非门的第一输入端；所述第十反相器的输入端连接所述D触发器的三态控制信号，输出端连接所述第二与非门的第二输入端，所述第二与非门的输出端连接所述第十一反相器的输入端，所述第十一反相器的输出端连接所述三输入与非门的第一输入端；所述三输入与非门的第二输入端连接所述D触发器中的从触发器的输出信号。[0010] 在一些实施方式中，所述反馈电路包括第五电阻、第六电阻、第三肖特基二极管、第六PMOS管、第五NMOS管、第六NMOS管、第十二反相器、第五传输门；其中，所述第六电阻的第一端连接所述D触发器的输出端，第二端连接所述第六PMOS管的源极，所述第六PMOS管的栅极连接所述第三肖特基二极管的负极，所述第三肖特基二极管的正极连接电源电压；所述第六PMOS管的漏极连接所述第五NMOS管的漏极，所述第五NMOS管的源极连接所述第五电阻的第一端和所述第十二反相器的输入端，所述第十二反相器的输出端连接所述三输入与非门的第三输入端，向所述三输入与非门的第三输入端输出第一反馈信号；所述第五电阻的第二端接地；[0011] 所述第五传输门的第一端连接至所述D触发器中的从触发器，向所述从触发器输出第二反馈信号；所述第五传输门的第二端连接所述第六NMOS管的栅极，所述第五传输门的第一控制端和第二控制端分别连接所述D触发器的三态控制信号和所述第十一反相器的输出端；所述第六NMOS管的漏极连接所述D触发器的输出端，所述第六NMOS管的源极接地。[0012] 在一些实施方式中，所述对所述改进三态输出电路进行优化包括将所述三输入与非门替换为带有一组可调肖特基二极管的三输入与非门，以基于所述一组可调肖特基二极管调节所述三输入与非门输出的高电平控制信号。[0013] 在一些实施方式中，所述带有一组可调肖特基二极管的三输入与非门包括第七PMOS管、第八PMOS管、第九PMOS管、第七NMOS管、第八NMOS管、第九NMOS管以及第四肖特基二极管、第五肖特基二极管、第六肖特基二极管；其中，所述第七PMOS管和第七NMOS管的栅极输入所述第一反馈信号；所述第八PMOS管和第八NMOS管的栅极输入所述从触发器的输出信号；所述第九PMOS管和第九NMOS管的栅极输入所述低电平控制信号；所述第七PMOS管、第八PMOS管、第九PMOS管的源极连接电源电压；所述第七PMOS管、第八PMOS管、第九PMOS管的漏极分别连接至第四肖特基二极管、第五肖特基二极管、第六肖特基二极管的正极，第四肖特基二极管、第五肖特基二极管、第六肖特基二极管的负极输出所述高电平控制信号，并连接至所述第九NMOS管的漏极；所述第七NMOS管的漏极连接所述第八NMOS管的源极，所述第八NMOS管的漏极连接所述第九PMOS管的源极，所述第七NMOS管、第八NMOS管、第九NMOS管的衬底和所述第七NMOS管的源极分别接地。[0014] 第二方面，本申请还提出一种D触发器，包括：主触发器、从触发器和改进三态输出电路；所述改进三态输出电路包括与非门控制电路、电流关断电路和反馈电路；所述与非门控制电路用于在所述D触发器的热插入和热拔出期间向所述电流关断电路输出高电平控制信号；所述电流关断电路用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；所述反馈电路用于基于所述D触发器的输出端的输出信号向所述与非门控制电路和所述D触发器中的从触发器输出反馈信号；[0015] 其中，所述与非门控制电路包括热插拔信号控制单元和三输入与非门；所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门的第一输入端输入低电平控制信号，以使得所述三输入与非门输出所述高电平控制信号；所述电流关断电路包括第一肖特基二极管、第二肖特基二极管、第四电阻、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第四NMOS管，其中第三PMOS管和第四PMOS管的源极、第五PMOS管的栅极均连接所述三输入与非门的输出端；所述第三PMOS管的栅极连接所述第四电阻的第一端、并连接所述第四NMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第四电阻的第二端连接所述第二肖特基二极管的负极，所述第一肖特基二极管、第二肖特基二极管的正极连接电源电压；所述第一肖特基二极管的负极连接所述第二PMOS管的源极和所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的衬底，所述第二PMOS管、第四PMOS管的栅极和所述第五PMOS管的源极均连接电源电压；所述第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管的漏极均连接所述D触发器的输出端。[0016] 本申请至少可以达到如下有益效果：[0017] 本申请实施例通过将D触发器的初始三态输出电路替换为改进三态输出电路,从而可以在所述D触发器的热插入和热拔出期间禁止所述D触发器的输出端的输出信号，使得所述D触发器的输出保持在高阻状态，阻断所述D触发器的热插入和热拔出期间的回流电流信号，从而实现D触发器的热插拔功能，保证所述D触发器的上电电流和掉电电流在电源电压的全部取值工作状态中均能满足预定的性能要求，避免D触发器的热插拔对电子器件的损坏，保证D触发器输出数据的完整性和可靠性，同时提高D触发器使用的便利性。附图说明[0018] 为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本申请的某些实施例，而不应被看作是对本申请范围的限制。[0019] 图1是根据本申请一实施例的D触发器的仿真优化方法的流程示意图；[0020] 图2是根据本申请一实施例的不具有热插拔功能的D触发器的电路模块结构示意图；[0021] 图3是根据本申请一实施例的不具有热插拔功能的D触发器的电路逻辑结构示意图；[0022] 图4是根据本申请第一实施例的具有热插拔功能的D触发器的电路模块结构示意图；[0023] 图5是根据本申请第一实施例的具有热插拔功能的D触发器的电路逻辑结构示意图；[0024] 图6是根据本申请第一实施例的具有热插拔功能的D触发器中三输入与非门的电路逻辑结构示意图；[0025] 图7是图5所示的具有热插拔功能的D触发器在热插拔时的第一示例的电流仿真曲线；[0026] 图8是图5所示的具有热插拔功能的D触发器在热插拔时的第二示例的电流仿真曲线；[0027] 图9是根据本申请第二实施例的具有热插拔功能的D触发器的电路逻辑结构示意图；[0028] 图10是根据本申请第二实施例的具有热插拔功能的D触发器中三输入与非门的电路逻辑结构示意图；[0029] 图11是图9所示的具有热插拔功能的D触发器在热插拔时的电流仿真曲线。具体实施方式[0030] 为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例的附图，对本申请实施例中的技术方案进行清楚、完整地描述。然而应当理解，所描述的实施例仅仅是本申请的部分示例性实施例，而不是全部实施例，因此以下对本申请实施例的详细描述并非旨在限制要求保护的本申请的范围。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。[0031] 需要说明的是，本申请的说明书和权利要求书中的术语“第一”、“第二”等仅是用于区别描述类似的对象，而不是用于描述特定的顺序或先后次序，也不能理解为指示或暗示相对重要性。[0032] 如前所述，热插拔（HotSwap），即带电插拔，是指在不关断电源的情况下，将器件插入或拔出而不影响其正常工作。但是，常用的D触发器不具有热插拔功能，一旦对D触发器进行热插拔，会在器件电路中产生回流电流，容易损坏电子器件，影响输出数据的完整性和可靠性，而频繁的关断电源也会对D触发器和其他关联器件的使用造成一定的影响。为此，本申请提出一种D触发器的仿真优化方法以及D触发器，以解决上述技术问题。[0033] 第一实施例[0034] 图1是根据本申请一实施例的D触发器的仿真优化方法的流程示意图。如图1所示，本申请实施例所述的D触发器的仿真优化方法，包括：[0035] 步骤S110，对不具有热插拔功能的D触发器的初始电路网表进行解析，得到所述D触发器的初始三态输出电路，将所述初始三态输出电路替换为改进三态输出电路，得到具有热插拔功能的D触发器的改进电路网表。[0036] 本实施例中，首先通过电路仿真软件加载不具有热插拔功能的D触发器的初始电路网表。在一个实施方式中，电路仿真软件可以是常规的集成电路仿真软件，例如Cadence仿真软件。D触发器的初始电路网表可以是Cadence仿真软件支持的netlist文件。在集成电路设计中，电路网表（netlist）是用于描述电路元件相互之间连接关系的文本文件。[0037] 本实施例中的不具有热插拔功能的D触发器200的电路模块结构如图2所示。如图2所示，该不具有热插拔功能的D触发器包括主触发器210、从触发器220和初始三态输出电路230。[0038] 作为一种示例，图3是根据本申请一实施例的不具有热插拔功能的D触发器200的电路逻辑结构示意图。如图3所示，该不具有热插拔功能的D触发器包括主触发器210和从触发器220的级联结构。其中，主触发器210包括第一传输门C1、第二传输门C2、第一反相器F1和第二反相器F2；从触发器220包括第三传输门C3、第四传输门C4，第三反相器F3、第四反相器F4、第五反相器F9；初始三态输出电路230包括第一与非门Y1，第一或非门H1，第六反相器F60、第一PMOS管pm1和第一NMOS管nm1。[0039] 其中，所述第一传输门C1的第一端连接D触发器的数据端，第二端连接第一反相器F1的输入端，所述第一传输门C1的第一控制端和第二控制端分别连接D触发器的时钟信号CLK和时钟反信号FCLK，时钟反信号FCLK由第七反相器F22对时钟信号CLK进行反相运算得到。所述第一反相器F1的输出端连接第二反相器F2的输入端，所述第二反相器F2的输出端连接所述第二传输门C2的第一端；所述第二传输门C2的第二端连接所述第一反相器F1的输入端和所述第一传输门C1的第二端；所述第二传输门C2的第一控制端和第二控制端分别连接D触发器的时钟反信号FCLK和时钟信号CLK。[0040] 所述第一反相器F1的输出端连接所述第三传输门C3的第一端，所述第三传输门C3的第二端连接第三反相器F3的输入端，所述第三传输门C3的第一控制端和第二控制端分别连接D触发器的时钟反信号FCLK和时钟信号CLK；所述第三反相器F3的输出端Q0连接第四反相器F4和第五反相器F9的输入端，所述第四反相器F4的输出端连接第四传输门C4的第一端，所述第四传输门C4的第二端连接所述第三反相器F3的输入端和所述第三传输门C3的第二端；所述第四传输门C4的第一控制端和第二控制端分别连接D触发器的时钟信号CLK和时钟反信号FCLK；[0041] 所述第五反相器F9的输出端Q1与所述第一与非门Y1、所述第一或非门H1的第一输入端相连，D触发器的三态控制信号 与所述第一与非门Y1的第二输入端、所述第六反相器F60的输入端相连，所述第六反相器F60的输出端与所述第一或非门H1的第二输入端相连；所述第一与非门Y1的输出端与所述第一PMOS管pm1的栅极相连,所述第一PMOS管pm1的漏极与D触发器的输出端相连，所述第一PMOS管pm1的源极连接电源电压VCC；所述第一或非门H1的输出端与所述第一NMOS管nm1的栅极相连，所述第一NMOS管nm1的漏极与D触发器的输出端相连，所述第一NMOS管nm1的源极接地GND。[0042] 本实施例中，图3所示的D触发器不具备热插拔功能，不能进行带电热插拔。因此，本申请实施例中，需要对该不具有热插拔功能的D触发器的初始电路网表进行解析，得到所述D触发器的初始三态输出电路230，将所述初始三态输出电路230替换为改进三态输出电路，得到具有热插拔功能的D触发器的改进电路网表。[0043] 作为一种示例，图4是根据本申请第一实施例的具有热插拔功能的D触发器400的电路模块结构示意图。如图4所示，该具有热插拔功能的D触发器包括主触发器410、从触发器420和改进三态输出电路430。其中，主触发器410、从触发器420的实现方式与前述实施例保持一致。[0044] 改进三态输出电路430包括与非门控制电路431、电流关断电路432和反馈电路433。与非门控制电路431连接至从触发器420的输出端，并连接至电流关断电路432。所述与非门控制电路431用于在所述D触发器的热插入和热拔出期间向所述电流关断电路432输出高电平控制信号；所述电流关断电路432用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；所述反馈电路433用于基于所述D触发器的输出端的输出信号向与非门控制电路431和从触发器420输出反馈信号。[0045] 作为一种示例，图5是根据本申请第一实施例的具有热插拔功能的D触发器400的电路逻辑结构示意图。如图5所示，所述与非门控制电路431包括热插拔信号控制单元和三输入与非门YF3。[0046] 在一个实施方式中，所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门YF3的第一输入端输入低电平控制信号，以使得所述三输入与非门YF3输出所述高电平控制信号。[0047] 在一个实施方式中，所述热插拔信号控制单元包括第一电阻r1、第二电阻r2、第三电阻r3、第二NMOS管n1、第三NMOS管n2、第七反相器F5、第八反相器F6、第九反相器F7、第十反相器F8、第十一反相器F10和第二与非门YF1。其中，所述第一电阻r1的第一端连接电源电压VCC，第一电阻r1的第二端连接所述第三电阻r3的第一端，并连接所述第三NMOS管n2的栅极，所述第三电阻r3的第二端连接所述第二NMOS管n1的栅极和漏极，所述第二NMOS管n1的源极和第三NMOS管n2的源极分别接地；所述第三NMOS管n2的漏极连接所述第二电阻r2的第二端，并连接所述第七反相器F5的输入端，所述第二电阻r2的第一端连接电源电压VCC；所述第七反相器F5的输出端连接所述第八反相器F6的输入端，所述第八反相器F6的输出端连接所述第九反相器F7的输入端，所述第九反相器F7的输出端连接所述第二与非门YF1的第一输入端；所述第十反相器F8的输入端连接所述D触发器的三态控制信号 ，输出端连接所述第二与非门YF1的第二输入端，所述第二与非门YF1的输出端连接所述第十一反相器F10的输入端，所述第十一反相器F10的输出端连接所述三输入与非门YF3的第一输入端。所述三输入与非门YF3的第二输入端连接所述从触发器420的输出信号Q1。[0048] 在一个实施方式中，所述电流关断电路432包括第一肖特基二极管s1、第二肖特基二极管s2、第四电阻r4、第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5和第四NMOS管n4，其中第三PMOS管p3和第四PMOS管p4的源极、第五PMOS管p5的栅极均连接所述三输入与非门YF3的输出端；所述第三PMOS管p3的栅极连接所述第四电阻r4的第一端、并连接所述第四NMOS管n4的栅极和漏极，所述第四NMOS管n4的源极接地；所述第四电阻r4的第二端连接所述第二肖特基二极管s2的负极，所述第一肖特基二极管s1、第二肖特基二极管s2的正极连接电源电压VCC；所述第一肖特基二极管s1的负极连接所述第二PMOS管p2的源极和所述第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5的衬底，所述第二PMOS管p2、第四PMOS管p4的栅极和所述第五PMOS管p5的源极均连接电源电压VCC；所述第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5的漏极均连接所述D触发器的输出端。[0049] 在一个实施方式中，所述反馈电路433包括第五电阻r5、第六电阻r6、第三肖特基二极管s3、第六PMOS管p1、第五NMOS管n3、第六NMOS管n5、第十二反相器F11、第五传输门C5；其中，所述第六电阻r6的第一端连接所述D触发器的输出端，第二端连接所述第六PMOS管p1的源极，所述第六PMOS管p1的栅极连接所述第三肖特基二极管s3的负极，所述第三肖特基二极管s3的正极连接电源电压VCC；所述第六PMOS管p1的漏极连接所述第五NMOS管n3的漏极，所述第五NMOS管n3的源极连接所述第五电阻r5的第一端和所述第十二反相器F11的输入端，所述第十二反相器F11的输出端连接所述三输入与非门YF3的第三输入端，向所述三输入与非门YF3的第三输入端输出第一反馈信号FK；所述第五电阻r5的第二端接地。[0050] 所述第五传输门C5的第一端连接至所述D触发器的从触发器420，具体连接至第五反相器F9的输入端，向所述从触发器420输出第二反馈信号；所述第五传输门C5的第二端连接所述第六NMOS管n5的栅极，所述第五传输门C5的第一控制端和第二控制端分别连接所述D触发器的三态控制信号 和所述第十一反相器F10的输出端；所述第六NMOS管n5的漏极连接所述D触发器的输出端，所述第六NMOS管n5的源极接地。[0051] 本实施例中，与非门控制电路431中，第一电阻r1、第二电阻r2、第三电阻r3、第二NMOS管n1、第三NMOS管n2构成高电平供电结构，给第七反相器F5提供高电平信号，从而使得第九反相器F7的输出为低电平信号。无论D触发器的三态控制信号 为何电平，第二与非门YF1的输出端的输出信号OE1均为高电平，故第十一反相器F10的输出端向所述三输入与非门YF3的第一输入端输出的OE1F信号一直为低电平控制信号，导致所述三输入与非门YF3在所述D触发器的热插入和热拔出期间输出高电平控制信号，而不受第二输入端Q1和第三输入端FK的输入电平的影响，从而给所述电流关断电路432中的第五PMOS管p5的栅极提供高电平控制信号，禁止所述D触发器的输出端的输出信号，使得所述D触发器的输出保持在高阻状态，阻断所述D触发器的热插入和热拔出期间的回流电流信号，从而实现D触发器的热插拔功能，避免D触发器的热插拔对电子器件的损坏，保证D触发器输出数据的完整性和可靠性，同时提高D触发器使用的便利性。[0052] 作为一种示例，图6是根据本申请第一实施例的具有热插拔功能的D触发器400中三输入与非门YF3的电路逻辑结构示意图。所述三输入与非门YF3包括第七PMOS管p101、第八PMOS管p102、第九PMOS管p103、第七NMOS管n101、第八NMOS管n102、第九NMOS管n103。[0053] 其中，所述第七PMOS管p101和第七NMOS管n101的栅极输入所述第一反馈信号FK；所述第八PMOS管p102和第八NMOS管n102的栅极输入所述从触发器420的输出信号Q1；所述第九PMOS管p103和第九NMOS管n103的栅极输入所述低电平控制信号OE1F；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的源极连接电源电压VCC；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的漏极输出所述高电平控制信号，并连接至所述第九NMOS管n103的漏极；所述第七NMOS管n101的漏极连接所述第八NMOS管n102的源极，所述第八NMOS管n102的漏极连接所述第九PMOS管p103的源极，所述第七NMOS管n101、第八NMOS管n102、第九NMOS管n103的衬底和所述第七NMOS管n101的源极分别接地。[0054] 步骤S120，基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证，得到所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线。[0055] 本申请实施例中，在得到具有热插拔功能的D触发器的改进电路网表之后，还需要通过电路仿真软件基于所述改进电路网表对所述具有热插拔功能的D触发器在热插入和热拔出时的性能进行仿真验证，以验证所述D触发器的热插拔功能是否符合预定的性能要求。[0056] 在一个实施方式中，可以基于Cadence仿真软件对图5所示的具有热插拔功能的D触发器在热插入时的上电电流和在热拔出时的掉电电流的工作状态进行仿真，从而可以得到所述具有热插拔功能的D触发器400在热插入时的上电电流和在热拔出时的掉电电流的电流仿真曲线。[0057] 步骤S130，判断所述电流仿真曲线的仿真结果是否满足预定的性能要求，如否，则对所述改进三态输出电路进行优化，得到所述具有热插拔功能的D触发器的更新后的改进电路网表，重复所述基于所述改进电路网表进行所述具有热插拔功能的D触发器的仿真验证的步骤，直至所述电流仿真曲线的仿真结果满足预定的性能要求。[0058] 本申请实施例中，在通过电路仿真软件基于所述改进电路网表对所述具有热插拔功能的D触发器在热插入和热拔出时的性能进行仿真验证，从而得到所述具有热插拔功能的D触发器在热插拔时的电流仿真曲线之后，可以判断所述电流仿真曲线的仿真结果是否满足预定的性能要求。[0059] 图7和图8分别示出了图5所示的具有热插拔功能的D触发器400在热插拔时的电流仿真曲线。如图7所示，所述D触发器400的上电电流和掉电电流在电源电压的部分取值工作状态中出现了不满足性能要求的波形曲线。通过将图7的电流仿真曲线中不满足性能要求的波形去掉，可以得到如图8所示的满足性能要求的仿真曲线，表明D触发器400在电源电压的部分取值工作状态中可以实现热插拔的功能，但是在某些工作条件下还是会存在不满足上电电流和掉电电流的预定性能要求的情形。因而，可以判断所述电流仿真曲线的仿真结果没有完全满足预定的性能要求，因此本实施例需要进一步对所述D触发器400的改进三态输出电路430进行迭代优化，以使得所述D触发器400的上电电流和掉电电流在电源电压的全部取值工作状态中均能满足预定的性能要求。[0060] 第二实施例[0061] 在一个实施方式中，对所述改进三态输出电路430进行优化可以包括将所述三输入与非门YF3替换为带有一组可调肖特基二极管的三输入与非门，以基于所述一组可调肖特基二极管调节所述三输入与非门输出的高电平控制信号。[0062] 作为一种示例，图9是根据本申请第二实施例的具有热插拔功能的D触发器500的电路逻辑结构示意图。如图9所示，所述D触发器500与前述实施例中D触发器400的区别在于与非门控制电路431中的三输入与非门YF3被替换为带有一组可调肖特基二极管的三输入与非门YF2。[0063] 作为一种示例，图10是根据本申请第二实施例的具有热插拔功能的D触发器500中三输入与非门YF2的电路逻辑结构示意图。[0064] 如图10所示，所述带有一组可调肖特基二极管的三输入与非门YF2包括第七PMOS管p101、第八PMOS管p102、第九PMOS管p103、第七NMOS管n101、第八NMOS管n102、第九NMOS管n103以及第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103。[0065] 其中，所述第七PMOS管p101和第七NMOS管n101的栅极输入所述第一反馈信号FK；所述第八PMOS管p102和第八NMOS管n102的栅极输入所述从触发器420的输出信号Q1；所述第九PMOS管p103和第九NMOS管n103的栅极输入所述低电平控制信号OE1F；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的源极连接电源电压VCC；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的漏极分别连接至第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103的正极，第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103的负极输出所述高电平控制信号，并连接至所述第九NMOS管n103的漏极；所述第七NMOS管n101的漏极连接所述第八NMOS管n102的源极，所述第八NMOS管n102的漏极连接所述第九PMOS管p103的源极，所述第七NMOS管n101、第八NMOS管n102、第九NMOS管n103的衬底和所述第七NMOS管n101的源极分别接地。[0066] 本实施例中，由于所述一组可调肖特基二极管具有限流作用，通过调整三输入与非门YF2中所述一组可调肖特基二极管的接触面积，可以进一步地给所述电流关断电路432中的第五PMOS管p5的栅极提供稳定合适的高电平控制信号，从而可以完全禁止所述D触发器的输出端的输出信号，使得所述D触发器的输出保持在高阻状态，阻断所述D触发器的热插入和热拔出期间的回流电流信号，从而在实现D触发器的热插拔功能的基础上，进一步保证所述D触发器500的上电电流和掉电电流在电源电压的全部取值工作状态中均能满足预定的性能要求，避免D触发器的热插拔对电子器件的损坏，保证D触发器输出数据的完整性和可靠性。[0067] 图11示出了图9所示的具有热插拔功能的D触发器500在热插拔时的电流仿真曲线。如图11所示，通过对所述改进三态输出电路431进行优化，所述D触发器500的上电电流和掉电电流在电源电压的全部取值工作状态中均达到理想的波形曲线，表明经过优化后的D触发器500的上电电流和掉电电流在电源电压的全部取值工作状态中可以很好地满足预定的性能要求。[0068] 进一步地，本申请实施例还同时提出一种具有热插拔功能的D触发器。该D触发器包括：主触发器410、从触发器420和改进三态输出电路430。[0069] 所述改进三态输出电路430包括与非门控制电路431、电流关断电路432和反馈电路433；所述与非门控制电路431用于在所述D触发器的热插入和热拔出期间向所述电流关断电路432输出高电平控制信号；所述电流关断电路432用于基于所述高电平控制信号禁止所述D触发器的输出端的输出信号，阻断所述D触发器的热插入和热拔出期间的回流电流信号；所述反馈电路433用于基于所述D触发器的输出端的输出信号向所述与非门控制电路431和所述D触发器中的从触发器输出反馈信号。[0070] 在一个实施方式中，所述与非门控制电路431包括热插拔信号控制单元和三输入与非门YF2。[0071] 在一个实施方式中，所述三输入与非门YF2包括带有一组可调肖特基二极管的三输入与非门，用于基于所述一组可调肖特基二极管调节所述三输入与非门输出的高电平控制信号。[0072] 在一个实施方式中，所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门YF2的第一输入端输入低电平控制信号，以使得所述三输入与非门YF2输出所述高电平控制信号。[0073] 在一个实施方式中，所述热插拔信号控制单元用于在所述D触发器的热插入和热拔出期间向所述三输入与非门YF2的第一输入端输入低电平控制信号。所述热插拔信号控制单元包括第一电阻r1、第二电阻r2、第三电阻r3、第二NMOS管n1、第三NMOS管n2、第七反相器F5、第八反相器F6、第九反相器F7、第十反相器F8、第十一反相器F10和第二与非门YF1。其中，所述第一电阻r1的第一端连接电源电压VCC，第一电阻r1的第二端连接所述第三电阻r3的第一端，并连接所述第三NMOS管n2的栅极，所述第三电阻r3的第二端连接所述第二NMOS管n1的栅极和漏极，所述第二NMOS管n1的源极和第三NMOS管n2的源极分别接地；所述第三NMOS管n2的漏极连接所述第二电阻r2的第二端，并连接所述第七反相器F5的输入端，所述第二电阻r2的第一端连接电源电压VCC；所述第七反相器F5的输出端连接所述第八反相器F6的输入端，所述第八反相器F6的输出端连接所述第九反相器F7的输入端，所述第九反相器F7的输出端连接所述第二与非门YF1的第一输入端；所述第十反相器F8的输入端连接所述D触发器的三态控制信号 ，输出端连接所述第二与非门YF1的第二输入端，所述第二与非门YF1的输出端连接所述第十一反相器F10的输入端，所述第十一反相器F10的输出端连接所述三输入与非门YF2的第一输入端。所述三输入与非门YF2的第二输入端连接所述从触发器420的输出信号Q1。[0074] 在一个实施方式中，所述电流关断电路432包括第一肖特基二极管s1、第二肖特基二极管s2、第四电阻r4、第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5和第四NMOS管n4，其中第三PMOS管p3和第四PMOS管p4的源极、第五PMOS管p5的栅极均连接所述三输入与非门YF2的输出端；所述第三PMOS管p3的栅极连接所述第四电阻r4的第一端、并连接所述第四NMOS管n4的栅极和漏极，所述第四NMOS管n4的源极接地；所述第四电阻r4的第二端连接所述第二肖特基二极管s2的负极，所述第一肖特基二极管s1、第二肖特基二极管s2的正极连接电源电压VCC；所述第一肖特基二极管s1的负极连接所述第二PMOS管p2的源极和所述第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5的衬底，所述第二PMOS管p2、第四PMOS管p4的栅极和所述第五PMOS管p5的源极均连接电源电压VCC；所述第二PMOS管p2、第三PMOS管p3、第四PMOS管p4、第五PMOS管p5的漏极均连接所述D触发器的输出端。[0075] 在一个实施方式中，所述反馈电路433包括第五电阻r5、第六电阻r6、第三肖特基二极管s3、第六PMOS管p1、第五NMOS管n3、第六NMOS管n5、第十二反相器F11、第五传输门C5；其中，所述第六电阻r6的第一端连接所述D触发器的输出端，第二端连接所述第六PMOS管p1的源极，所述第六PMOS管p1的栅极连接所述第三肖特基二极管s3的负极，所述第三肖特基二极管s3的正极连接电源电压VCC；所述第六PMOS管p1的漏极连接所述第五NMOS管n3的漏极，所述第五NMOS管n3的源极连接所述第五电阻r5的第一端和所述第十二反相器F11的输入端，所述第十二反相器F11的输出端连接所述三输入与非门YF2的第三输入端，向所述三输入与非门YF3的第三输入端输出第一反馈信号FK；所述第五电阻r5的第二端接地。[0076] 所述第五传输门C5的第一端连接至所述D触发器的从触发器420，具体连接至第五反相器F9的输入端，向所述从触发器420输出第二反馈信号；所述第五传输门C5的第二端连接所述第六NMOS管n5的栅极，所述第五传输门C5的第一控制端和第二控制端分别连接所述D触发器的三态控制信号 和所述第十一反相器F10的输出端；所述第六NMOS管n5的漏极连接所述D触发器的输出端，所述第六NMOS管n5的源极接地。[0077] 在一个实施方式中，所述带有一组可调肖特基二极管的三输入与非门YF2包括第七PMOS管p101、第八PMOS管p102、第九PMOS管p103、第七NMOS管n101、第八NMOS管n102、第九NMOS管n103以及第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103。[0078] 其中，所述第七PMOS管p101和第七NMOS管n101的栅极输入所述第一反馈信号FK；所述第八PMOS管p102和第八NMOS管n102的栅极输入所述从触发器420的输出信号Q1；所述第九PMOS管p103和第九NMOS管n103的栅极输入所述低电平控制信号OE1F；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的源极连接电源电压VCC；所述第七PMOS管p101、第八PMOS管p102、第九PMOS管p103的漏极分别连接至第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103的正极，第四肖特基二极管s101、第五肖特基二极管s102、第六肖特基二极管s103的负极输出所述高电平控制信号，并连接至所述第九NMOS管n103的漏极；所述第七NMOS管n101的漏极连接所述第八NMOS管n102的源极，所述第八NMOS管n102的漏极连接所述第九PMOS管p103的源极，所述第七NMOS管n101、第八NMOS管n102、第九NMOS管n103的衬底和所述第七NMOS管n101的源极分别接地。[0079] 本申请实施例提出的D触发器的仿真优化方法以及D触发器，通过将D触发器的初始三态输出电路替换为改进三态输出电路,从而可以在所述D触发器的热插入和热拔出期间禁止所述D触发器的输出端的输出信号，使得所述D触发器的输出保持在高阻状态，阻断所述D触发器的热插入和热拔出期间的回流电流信号，从而实现D触发器的热插拔功能，保证所述D触发器的上电电流和掉电电流在电源电压的全部取值工作状态中均能满足预定的性能要求，避免D触发器的热插拔对电子器件的损坏，保证D触发器输出数据的完整性和可靠性，同时提高D触发器使用的便利性。[0080] 通过以上实施方式的描述，应当理解，上述示例性的实施方式不是限制性的，而是说明性的，本申请的保护范围不限于此。应理解，本领域技术人员可以清楚地了解到本申请的各实施方式可借助硬件逻辑器件或者软硬件结合的方式来实现。本领域技术人员在不脱离本申请的精神和范围的情况下，可以对本申请实施例进行修改和变型，这些修改和变型理应在本申请的保护范围之内。

专利地区：甘肃

专利申请日期：2024-06-06

专利公开日期：2024-09-13

专利公告号：2024-09-13